НАКОПИТЕЛЬ ИМПУЛЬСНЫХ СИГНАЛОВ Российский патент 1997 года по МПК H03K5/153 

Изобретение относится к радиотехнике и может быть применено для фильтрации пачек импульсов на шумовом фоне.

Известно устройство [1] содержащее входной накопитель сигнала в виде сдвигового регистра и интегратор сигнала в виде реверсивного счетчика. В этом устройстве входной сигнал запоминается в сдвиговом регистре, реализующем скользящий интервал накопителя. Входной и выходной сигналы сдвигового регистра поступают на реверсивный счетчик, который прибавляет единицу к своему содержимому в случае, если входной сигнал равен единице, а выходной сигнал нулю, или вычитает единицу из своего содержимого в случае, если входной сигнал равен нулю, а выходной единице. При этом на выходе реверсивного счетчика формируется интегрированный сигнал, в котором пачка импульсных сигналов выделяется на шумовом фоне.

Недостатком этого устройства является узкая область применения, обусловленная тем, что оно обеспечивает фильтрацию входного импульсного сигнала только в одном канале и не может применяться для многоканальной обработки, обеспечивающей определенную разрешающую способность между каналами.

Известно устройство [2] которое содержит квантователь, блок памяти входных сигналов, вычитатель конечного входного сигнала из начального, сумматор и блок памяти выходных сигналов, реализующие рекурсивное интегрирование сигнала, задающий генератор и элемент задержки. При этом выходы квантователя и блока памяти входных сигналов подключены к вычитателю, выход которого подключен к сумматору, второй вход которого подключен к выходу блока памяти выходных сигналов, к входу которого подключен выход сумматора. В этом устройстве блок памяти выходных сигналов выполняет функцию многоканального запоминания сигнала на скользящем интервале, вычитатель формирует сигнал разности входного и выходного сигнала накопителя, а сумматор в сочетании с блоком памяти выходных сигналов выполняет интегрирование сигнала поочередно в каждом канале.

Недостатком этого устройства является узость области применения, обусловленная тем, что оно может использоваться только для накопления амплитудно-модулированных импульсов и не может использоваться для накопления импульсов с фазовой манипуляцией внутри импульса.

Кроме того, недостатком этого устройство является низкое быстродействие, обусловленное тем, что в течение интервала квантования входного сигнала производятся операции запоминания входного сигнала, операции вычитания и интегрирования с формированием выходного сигнала, что требует существенных временных затрат.

Сущность изобретения заключается в многократной обработке принятой посылки с прореживанием отсчетов в каждом цикле обработки и со сдвигом начального отсчета от цикла к циклу с последующим восстановлением порядка следования отсчетов обработанного сигнала путем буферизации принимаемого сигнала в естественном порядке следования отсчетов с интервалом дискретизации, меньшим, чем временной дискрет фазовой манипуляции, в целое число раз, и последующего считывания отсчетов из буфера в трансформированном масштабе времени и с изменением порядка следования отсчетов таким образом, чтобы ременной интервал между соседними отсчетами в реальном масштабе времени соответствовал дискрету фазовой манипуляции при многократном просмотре всей посылки со сдвигом начального отсчета в соседних цикла на интервал дискретизации принимаемого сигнала, что достигается введением в накопитель, содержащий синхронизатор реального времени, блок упаковки и двойной буферизации, интегрирующий накопитель, синхронизатор трансформированного времени, счетный триггер посылок и счетчик трансформированного времени, дополнительно согласованного фильтра сжатия, счетчика посылок, статического регистра, мультиплексора осчетов, четырех мультплексоров счетных сигналов, двух мультиплексоров адресов, трех счетных триггеров, дешифратора кода разрешения, двух дешифраторов конечных кодов, счетчика реального времени, инвертора, формирователя импульса и трех элементов задержки с соответствующими связями.

На фиг. 1 показана структурная схема устройства; на фиг.2-6 структурные схемы входящих блоков; на фиг.7 временные диаграммы работы устройства.

На фиг.1 обозначены следующие элементы: 1 синхронизатор реального времени (СнхРВ), схема которого известна и представлена на фиг.2; 2 блок упаковки и двойной буферизации (БУДБ), схема которого известна и представлена на фиг. 3; 3 интегрирующий накопитель (ИН), схема которого известна и представлена на фиг.6; 4 синхронизатор трансформированного времени (СнхТВ), схема которого известна и представлена на фиг.4; 5 счетный триггер посылок (СТП); 6 согласованный фильтр сжатия (СФС), схема которого известна [3, рис.22.2; 22.9] и представлена на фиг. 5; 7,8 счетчики соответственно трансформированного времени (СчТВ) и посылок (СчПс), выполненные на ИМС типа 155ИЕ5 [4, рис.57] 9 регистр статический (РгСт), выполненный на ИМС типа 155ИР1 [4, рис.58] 10 мультиплексор отсчетов (МО), выполненный на ИМС типа 155КП7 [4, рис.82] 11-14 мультиплексоры счетных сигналов (МС), выполненные на ИМС типа 155КП2 [4, рис. 84] 15, 16 мультиплексоры адресов (МА), выполненные на ИМС типа 155КП16 [4, рис.88] 17-19 счетные триггеры (ТгСч), выполненные на ИМС типа 155ТВ1 [4, рис.42] 20 дешифратор кода разрешения (ДКР), выполненный на ИМС типа 530ИД14 [4, рис. 75] 21, 22 дешифраторы конечных кодов (ДКК), выполненные на ИМС типа 155ИД3 [4, рис.85] 23 счетчик реального времени (СчРВ), выполненный на ИМС типа 155ЕИ5 [4, рис.57] 24 - инвертор; 25 формирователь импульса, выполненный на ИМС типа 133АГ1 [4, рис.66] 26, 27, 28 элементы задержки.

При этом выход начала посылки синхронизатора 1 реального времени подключен к запускающему входу синхронизатора 4 трансформированного времени и синхровходу счетного триггера 5 посылок, выход синхронизации адреса подключен к синхровходу счетчика 23 реального времени, вход остановки подключен к выходу обнуления счетчика 23 реального времени и к выходу дешифратора 22 конечного кода, выход сигнала упаковки подключен к синхровходу дешифратора 22 конечного кода и так же, как тактовый выход и выход записи слова, подключен к одноименным соответствующим входам блока 2 упаковки и двойной буферизации, информационный вход которого является сигнальным входом всего устройства, выход подключен к входу статического регистра 9, управляющий вход подключен к управляющим входам первого и второго мультиплексоров 15 и 16 адресов, а первый и второй адресные входы подключены соответственно к их выходам, первый вход первого мультиплексора 15 адреса подключен к второму входу второго мультиплексора 16 адреса, к входу первого дешифратора 22 конечного кода и к выходу счетчика 23 реального времени, а второй вход первого мультиплексора 15 адреса подключен к первому входу второго мультиплексора 16 адреса, к старшим разрядам первого адресного входа интегрирующего накопителя 3, к старшим разрядам входа второго дешифратора 21 конечного кода и к выходу счетчика 7 трансформированного времени, синхровход которого подключен к выходу четвертого мультиплексора 14 счетных сигналов и к входу формирователя 25 импульса, выход которого через первый элемент 26 задержки связан с синхровходом статического регистра 9, выход которого подключен к информационному входу мультиплексора 10 отсчетов, три адресных входа которого подключены соответственно к трем младшим разрядам первого адресного входа интегрирующего накопителя 3, к трем младшим разрядам входа второго дешифратора 21 конечного кода и к прямым выходам трех счетных триггеров 17, 18 и 19, а выход подключен к информационному входу согласованного фильтра 6 сжатия, синхровход которого подключен к синхровходу интегрирующего накопителя 3, к стробирующему входу второго дешифратора 21 конечного кода и к выходу второго элемента 27 задержки, а выход подключен к информационному входу интегрирующего накопителя 3, выход которого является выходом устройства, управляющий вход является управляющим входом устройства, вход внешнего адреса является адресным входом устройства, а второй адресный вход подключен к выходу счетчика 8 посылок, синхровход которого связан через третий элемент 28 задержки с выходом второго дешифратора 21 конечного кода и подключен к входу остановки синхронизатора 4 трансформированного времени, выход которого подключен к второму элементу 27 задержки и к первым входам четырех мультиплексоров 11, 12, 13 и 14 счетных сигналов, у первого из которых второй вход связан через инвертор 24 с выходом старшего разряда счетчика 7 трансформированного времени, управляющий вход подключен к первому выходу дешифратора 20 кода разрешения, а выход подключен к синхровходу первого счетного триггера 17, инверсный выход которого подключен к второму входу второго мультиплексора 12 счетных сигналов, управляющий вход которого подключен к второму выходу дешифратора 20 кода разрешения, а выход к синхровходу второго счетного триггера 18, инверсный выход которого подключен к второму входу третьего мультиплексора 13 счетных сигналов, управляющий вход которого подключен к третьему выходу дешифратора 20 кода разрешения, а выход - к синхровходу третьего счетного триггера 19, инверсный выход которого подключен к второму входу четвертого мультиплексора 14 счетных сигналов, управляющий вход которого подключен к четвертому выходу дешифратора 20 кода разрешения, вход которого является входом кода разрешения устройства в целом.

На фиг. 2 представлена структурная схема синхронизатора 1 и обозначены: 29 задающий генератор (ЗГ), построенный по схеме емкостной трехточки; 30 и 31 делители частоты (ДЧ); 32 триггер статический (Тг); 33 вентиль (В); 34, 35 элементы задержки (ЭЗ); 36 инвертор (Инв).

При этом выход задающего генератора 29 является тактовым выходам синхронизатора 1, подключен к входам инвертора 36 и первого делителя 30 частоты, выход которого является выходом начала посылки синхронизатора 1, подключен к установочному входу статического триггера 32 и обнуляющему входу второго делителя 31 частоты, синхровход которого подключен к выходу инвертора 36, а выход является выходом сигнала упаковки синхронизатора 1 и связан через первый элемент 35 задержки с входом вентиля 33, выход которого является выходом сигнала записи слова синхронизатора 1 и связан через второй элемент 34 задержки с выходом синхронизации адреса синхронизатора 1, а второй вход подключен к выходу статического триггера 32, обнуляющий вход которого является обнуляющим входом синхронизатора 1.

На фиг. 3 представлена структурная схема блока 2 упаковки и двойной буферизации и обозначены: 37 статический регистр (РгСт); 38, 39 буферные ОЗУ (БОЗУ); 40 мультиплексор (Мх), аналогичный 15; 41, 42 вентили (В); 43 инвертор (Инв); 44 сдвиговый регистр (Рг Сдв).

При этом информационный вход блока 2 является последовательным входом сдвигового регистра 44, синхровход которого является тактовым входом блока 2, а параллельный выход подключен к входу статического регистра 37, синхровход которого является входом сигнала упаковки блока 2, а выход подключен к информационным входам двух буферных ОЗУ 38 и 39, адресные входы которых являются соответственно первым и вторым адресными входами блока 2, входы записи подключены соответственно к выходам первого 41 и второго 42 вентиля, а выходы соответственно к первому и второму входу мультиплексора 40, выход которого является выходом блока 2, а управляющий вход является управляющим входом блока 2 и подключен к входу инвертора 43 и входу первого вентиля 41, второй вход которого является входом записи слова блока 2 и подключен к входу второго вентиля 42, второй вход которого подключен к выходу инвертора 43.

На фиг. 4 представлена структурная схема синхронизатора 4 трансформированного времени и обозначены: 45 задающий генератор (ЗГ), выполненный по схеме емкостной трехточки; 46, 47, 48 вентили (В); 49, 50, 51 статические триггеры (Тг); 52, 53 элементы задержки (ЭЗ).

При этом пусковой вход синхронизатора 4 является установочным входом первого триггера 49, выход которого подключен к входу первого вентиля 46, второй вход которого связан через первый элемент 52 задержки с входом второго вентиля 47 и подключен к входу третьего вентиля 48 и к выходу задающего генератора 45, а выход подключен к установочному входу второго триггера 50, обнуляющий вход которого подключен к обнуляющему входу первого триггера 49 и к выходу второго элемента 53 задержки, а выход подключен к второму входу второго вентиля 47, выход которого подключен к входу второго элемента 53 задержки и к установочному входу третьего триггера 51, обнуляющий вход которого является обнуляющим входом синхронизатора 4, а выход подключен к второму входу третьего вентиля 48, выход которого является выходом синхронизатора 4.

На фиг.5 представлена структурная схема согласованного фильтра сжатия и обозначены: 54 сдвиговый регистр (РгСд); 55 шина кода манипуляции сигнала (Ш); 56 элементы равнозначности (ЭР); 57 сумматор единиц (СмЕ); 58 - вычитатель (Выч); 59 квадратор кода, выполненный на пазу (Кв).

При этом последовательный вход сдвигового регистра 54 является информационным входом фильтра 6, синхровход является синхровходом фильтра 6, а выход поразрядно подключен к входам соответствующих элементов 56 равнозначности, вторые входы которых подключены к соответствующим разрядам шины 55 кода манипуляции, а выходы подключены к соответствующим входам сумматора 57 единиц, выход которого подключен к входу вычитателя 58, выход которого подключен к входу квадратора 59 кода, выход которого является выходом фильтра 6.

На фиг. 6 представлена структурная схема интегрирующего накопителя 3 и обозначены: 60, 61, 62 ОЗУ соответственно накопления, интегрирования и буферное; 64, 63 статические регистры (Рг); 65 сумматор кодов (См); 66 - вычитатель кодов (Выч); 67 элемент задержки (ЭЗ); 68 мультиплексор (Мх), аналогичный 15; 69 вентиль (В).

При этом информационный вход интегрирующего накопителя 3 подключен к суммирующему входу вычитателя 33 и к входу ОЗУ 60 накопления, младшие разряды адресного входа которого подключены к соответствующим разрядам адресного входа ОЗУ 61 интегрирования, к первому входу мультиплексора 68 и являются адресным входом элементов посылки интегрирующего накопителя 3, старшие разряды адресного входа являются адресным входом номера пачки интегрирующего накопителя 3, вход записи подключен к выходу элемента 67 задержки, к входу записи ОЗУ 61 интегрирования и к входу вентиля 69, а выход подключен к входу первого регистра 63, синхровход которого является синхровходом интегрирующего накопителя 3 и подключен к входу элемента 67 задержки и синхровходу второго регистра 64, а выход подключен к вычитающему входу вычитателя 66, выход которого подключен к первому входу сумматора 65, второй вход которого подключен к выходу второго регистра 64, а выход связан через ОЗУ 61 интегрирования с входом второго регистра 64 и подключен к входу буферного ОЗУ 62, выход которого является выходом интегрирующего накопителя 3, вход записи подключен к выходу вентиля 69, а адресный вход подключен к выходу мультиплексора 68, управляющий вход которого является входом управления интегрирующего накопителя 3 и подключен к второму входу вентиля 69, а второй информационный вход является входом адреса считывания интегрирующего накопителя 3.

На фиг. 7 представлена временная диаграмма работы устройства и обозначены: 70 сигнал на тактовом выходе синхронизатора 1; 71 сигнал на выходе начала посылки синхронизатора 1; 72 сигнал на выходе сигнала упаковки синхронизатора 1; 73 сигнал записи слова на соответствующем выходе синхронизатора 1; 74 сигнал формирования адреса на соответствующем выходе синхронизатора 1; 75 сигнал на выходе дешифратора 22; 76 сигнал на выходе задающего генератора 45 в синхронизаторе 4; 77 сигнал на выходе триггера 50; 78 сигнал на выходе элемента 52 задержки; 79 сигнал на выходе триггера 51; 80 сигнал на выходе элемента 53 задержки; 81 сигнал на выходе синхронизатора 4; 82 сигнал на выходе элемента 26 задержки; 83 сигнал на выходе элемента 27 задержки; 84 сигнал на выходе элемента 67 задержки; 85 - сигнал на адресном входе элемента посылки интегрирующего накопителя 3; 86 - сигнал на выходе элемента 28 задержки.

Устройство действует следующим образом.

В синхронизаторе 1 реального времени задающий генератор 29 формирует последовательность тактовых импульсов 70 типа меандра, поступающую на выход синхронизатора 1, на синхровход делителя 30 и через инвертор 36 на делитель 31 частоты. Делитель 30 частоты формирует импульсы 71 начала посылки, следующие с частотой следования посылок и поступающие на выход начала посылки синхронизатора 1, на обнуляющий вход делителя 31 частоты и установочный вход триггера 32. При этом триггер 32 устанавливается в единичное состояние и своим выходным сигналом открывает вентиль 33. Делитель 31 частоты формирует сигналы 72 упаковки (например, байтовой), следующие с частотой, более низкой, чем тактовые импульсы (для байтовой упаковки в 8 раз), сдвинутые относительно последних на половину периода их следования и точно определенные во времени относительно последнего импульса начала посылки. Сигналы упаковки с выхода делителя 31 частоты поступают на выход синхронизатора 1 и на вход элемента 35 задержки, с выхода которого через открытый вентиль 33 формируются импульсы 73 записи слова (в рассматриваемом виде упаковки-байта), которые поступают на выход синхронизатора 1 и на вход элемента 34 задержки, на выходе которого вырабатываются при этом синхроимпульсы 74 формирования адреса, поступающие на выход синхронизатора 1 и далее на вход счетчика 23 реального времени, выходной адресный сигнал которого поступает на первый информационный вход мультиплексора 15, на второй информационный вход мультиплексора 16 и на дешифратор 22 конца посылки, на стробирующий вход которого поступает сигнал упаковки, а на выходе после достижения в счетчике 23 адреса конца посылки формируется импульс 75, устанавливающий счетчик 23 в нулевое состояние и через обнуляющий вход синхронизатора 1 устанавливающий триггер 32 в нулевое состояние. При этом запирается вентиль 33 и прекращается поступление импульсов 73 записи слова и синхроимпульсов 74 формирования адреса до очередного импульса 71 начала посылки. Импульсы 71 начала посылки с выхода синхронизатора 1 поступают на вход синхронизатора 4 трансформированного времени и на вход счетного триггера 5 посылок, который с каждым приходящим импульсом изменяет свое состояние на противоположное и своим выходным сигналом переключает мультиплексоры 15 и 16 и блок 2 упаковки и двойной буферизации.

Входной бинарно квантованный сигнал поступает через вход C устройства, на вход блока 2 упаковки и двойной буферизации на информационный вход сдвигового регистра 44, на синхровход которого подаются тактовые импульсы 70 с выхода синхронизатора 1 через вход блока 2. При этом входной сигнал записывается в регистр 44 последовательно отсчет за отсчетом с частотой дискретизации, равной частоте тактовых импульсов 70. После каждых восьми отсчетов, записанных в регистр 44, его содержимое переписывается в статический регистр 37 сигналом 72 упаковки, поступающим на его синхровход с синхронизатора 1 через вход блока 2.

Единичный сигнал триггера 5 открывает мультиплексоры 15 и 16 на пропускание адресного сигнала с первых информационных входов. При этом адресный сигнал счетчика 23 реального времени через мультиплексор 15 поступает на первый адресный вход блока 2 и далее на адресный вход буферного ОЗУ 38. Одновременно единичный сигнал триггера 5 поступает через управляющий вход блока 2 на вентиль 41, открывая его, на инвертор 43, закрывая через него вентиль 42, и на управляющий вход мультиплексора 40, устанавливая его в состояние пропускания на выход сигнала с первого входа, к которому подключено БОЗУ 39. Через открытый вентиль 41 сигнал 73 записи слова с синхронизатора 1 через вход блока 2 поступает на вход записи БОЗУ 38 таким образом, что первое слово с регистра 37 после очередного импульса начала посылки записывается в нулевой адрес БОЗУ 38, после чего синхроимпульс 74 формирования адреса с выхода синхронизатора 1 поступает на вход счетчика 23 и формирует следующий адрес. Таким образом, входной квантованный сигнал, упакованный по 8 отсчетов, записывается в БОЗУ 38 до тех пор, пока не сработает дешифратор 22 конца посылки, настроенный таким образом, чтобы в БОЗУ 38 последнее записанное слово соответствовало последним восьми дискретам обрабатываемого временного интервала посылки (Код настройки на один больше, чем код последнего адреса БОЗУ 38). После срабатывания дешифратора 22 запись информации в БОЗУ 38 прекращается.

При поступлении из синхронизатора 1 следующего импульса 71 начала посылки счетный триггер 5 меняет свое состояние на противоположное, изменяются на противоположные состояния мультиплексоров 40, 15 и 16 и вентилей 41 и 42. Сигнал 73 записи слова через открытый вентиль 42 записывает информацию с регистра 37 в БОЗУ 39, на адресный вход которого поступает сигнал счетчика 23 через мультиплексор 16 и второй адресный вход блока 2.

В то же время информация, записанная в БОЗУ 38 в предыдущем интервале посылки, поступает через мультиплексор 40 на выход блока 2. Адресная информация на БОЗУ 38 поступает при этом со счетчика 7 трансформированного времени через мультиплексор 15. Таким образом, в каждом очередном интервале посылки БОЗУ 38 и 39 меняются своими функциями так же, как и мультиплексоры 15 и 16.

Считывание информации из блока 2 упаковки и двойной буферизации и ее дальнейшая обработка производится под управлением синхронизатора 4 трансформированного времени несколькими различными вариантами в зависимости от сигнала на входе кода разрешения (вход P) устройства, совпадающем с входом дешифратора 20.

Импульс начала посылки, поступающий на запускающий вход синхронизатора 4 трансформированного времени, проходит на установочный вход триггера 49, единичный выходной сигнал которого открывает вентиль 46, и тактовые импульсы 76 трансформированного времени от задающего генератора 45 через вентиль 46 получают возможность проходить на установочный вход триггера 50. Первый прошедший импульс или его задняя часть устанавливают триггер 50 в единичное состояние 77 и выходной сигнал последнего открывает вентиль 47, через который проходит этот же, но всегда полный импульс, задержанный на элементе 52, который устанавливает в единичное состояние 79 триггер 51 и, проходит через элемент 53 задержки, формирует импульс 80, который обнуляет триггеры 49 и 50. Выходной сигнал триггера 51 открывает вентиль 48, через который импульсы задающего генератора 45 поступают на выход тактовых импульсов 81 трансформированного синхронизатора 4 до поступления импульса на обнуляющий вход триггера 51 через обнуляющий вход синхронизатора 4.

Тактовые импульсы трансформированного времени с выхода синхронизатора 4 поступают на первые входы мультиплексоров 11, 12, 13 и 14. На выходе кода разрешения устройства может устанавливаться двухразрядный двоичный код от 0 до 3-х в зависимости от отношения интервала фазовой манипуляции обрабатываемого сигнала к интервалу дискретизации, определяющему разрешающую способность устройства, и равный двоичному логарифму этого отношения.

Так, например, при равенстве указанных интервалов на управляющем входе устройства устанавливается нулевой двухразрядный код, при котором на выходе дешифратора 20 формируется унитарный четырехразрядный код с единичным сигналом в первом разряде, поступающим на управляющий вход мультиплексора 11, и нулевыми сигналами в остальных разрядах, поступающими на управляющие входы мультиплексоров 12, 13, 14. При этом тактовые импульсы 81 синхронизатора 4 поступают через мультиплексор 11 на счетный триггер 17, а через мультиплексоры 12, 13, 14 счетные триггеры 17, 18, 19 и счетчик 7 оказываются связанными в последовательную цепь, в которой сигнал инверсного выхода предыдущего звена поступает на счетный вход последующего звена. Таким образом образуется счетная цепь, младшие разряды которой составляют триггеры 17, 18, 19, а старшие разряды счетчика 7.

Выходной сигнал счетчика 7 поступает через мультиплексор 15 или 16 в зависимости от состояния счетного триггера 5 посылок, как было изложено выше, на первый или второй адресный вход блока 2 и далее на адресный вход БОЗУ 39 соответственно. При изменении состояния триггера 19 из единичного в нулевое сигнал с его инверсного выхода поступает через мультиплексор 14 на вход счетчика 7, изменяя на единицу его состояние, и на вход формирователя 25 импульсов, вызывая его срабатывание. Формирующийся при этом импульс через элемент задержки 28 поступает в виде импульса 82 на синхровход статического регистра 9 и записывает в него информацию из БОЗУ или БОЗУ 38 блока 2, в соответствии с состоянием триггера 5, из ячейки, адрес которой соответствует состоянию счетчика 7.

Триггеры 17, 18, 19 при этом находятся в нулевом состоянии и их выходные сигналы, поступая на адресный вход мультиплексора 10 обеспечивают прохождение на его выход сигнала из "нулевого" разряда регистра 9, соответствующего самому дальнему от входа разряду сдвигового регистра 44, т.е. сигналу, записанному в регистр 44 самым первым из восьми дискретизованных и квантованных сигналов, хранящихся в текущий момент в регистре 9. Затем по мере поступления тактовых импульсов 81 с выхода синхронизатора 4 состояние триггеров 17, 18 и 19 меняется в естественном порядке, формируя код от нуля до семи, который поступает на адресный вход мультиплексора 10 и обеспечивает прохождение на его выход поочередно сигналов из всех разрядов регистра 9 в естественном порядке, соответствующем очередности их записи в регистр 44.

При прохождении следующего тактового импульса триггеры 17, 18 и 19 переходят в нулевое состояние и работа счетчика 7, формирователя 25, мультиплексора 10 и связанных с ними элементов повторяется, как изложено выше.

Тактовые импульсы 81 с выхода синхронизатора 4 поступают также на элемент 26 задержки, с выхода которого они в виде импульсов 83 поступают на стробирующий вход дешифратора 21 и на синхровходы согласованного фильтра 6 и интегрирующего накопителя 3. В согласованном фильтре 6 они поступают на синхровход сдвигового регистра 54, на информационный вход которого, совпадающий с входом фильтра 6, поступает сигнал с выхода мультиплексора 10. Таким образом, в регистр 54 записываются последовательно все сигналы с выхода мультиплексора 10. Число разрядов регистра 54 равно числу элементов кода фазовой манипуляции сигнала. С выходов регистра 54 сигналы поступают на элементы 56 равнозначности, на вторые входы которых поступают сигналы с шины 55, число разрядов которой равно числу разрядов регистра 54 и числу элементов 56 равночастности, а код, хранящийся "зашитый" на шине 55, соответствует коду фазовой манипуляции принимаемого сигнала. На выходе элемента 56 равнозначности формируется единичный сигнал в случае совпадения сигналов на его двух входах. Таким образом, при полном совпадении кода на шине 55 с сигналом в регистре 54 на всех выходах элементов 56 равнозначности формируются единичные сигналы, при совпадении сигнала в регистре 54 с инверсией кода на шине 55 на всех выходах элементов 56 формируется нулевой сигнал, а при наличии в регистре 54 случайного шумового сигнала значения примерно половины разрядов совпадают с кодом фазовой манипуляции, а половины не совпадают и, соответственно, примерно половина выходов элементов 56 имеет единичные сигналы. Сигналы с выходов элементов 56 равнозначности складываются в сумматоре 57 единиц. Полученная сумма поступает на вычислитель 58, в котором из нее вычисляется число, равное половине числа разрядов кода фазовой манипуляции, а полученный в результате вычитания код поступает на квадратор 59, формирующий квадрат полученного кода и передающий его на выход согласованного фильтра 6. Таким образом, на выходе фильтра 6 формируется максимальный сигнал при совпадении сигнала, поступающего на его вход, с прямым углом или инверсным кодом фазовой манипуляции. Минимальный сигнал, близкий к нулю, формируется на выходе фильтра 6 при поступлении на его вход шумового сигнала.

С выхода согласованного фильтра 6 сигнал поступает на интегрирующий накопитель 3, в котором он подается на вход ОЗУ 60 и на положительный вход вычитателя 66. В интегрирующем накопителе 3 производится накопление сигнала на скользящем интервале. При этом тактовый импульс 83 с выхода элемента 26 задержки записывает в регистры 63 и 64 сигналы, считанные соответственно из ОЗУ 60 накопления и ОЗУ 61 интегрирования. Сигнал с выхода регистра 63 поступает на отрицательный вход вычитателя 66. При этом на его выходе формируется сигнал разности между сигналом, поступающим на вход интегрирующего накопителя 3, и сигналом, считанным из ОЗУ 60 накопителя. Этот сигнал разности поступает на сумматор 65 и складывается на нем с сигналом регистра 64, поступающим на его второй вход. Полученная сумма является новым значением интегрированного сигнала для образования канала задержки относительно начала посылки.

Тактовый импульс 83 с входа интегрирующего накопителя 3 поступает также на элемент 67 задержки, с выхода которого сигнал 84 поступает на входы записи ОЗУ 60, 61, 62 через открытый вентиль 69 при единичном сигнале на входе управления интегрирующего накопителя и устройства в целом. При этом в ОЗУ 60 накопления записывается новый сигнал с фильтра 6 на место считанного, в ОЗУ 61 интегрирования и ОЗУ 62 буферизации записывается интегрированный сигнал текущего канала задержки.

Выходные сигналы триггеров 17, 18, 19 являются младшими разрядами адресного сигнала элементов посылки. Вместе с выходным сигналом счетчика 7 они образуют полный адресный сигнал 85 элементов посылки, который поступает на входы интегрирующего накопителя 3 и дешифратора 21.

В интегрирующем накопителе 3 он поступает на младшие разряды адресного входа ОЗУ 60 накопления, на адресный вход ОЗУ 61 интегрирования и при единичном сигнале на входе управления через мультиплексор 68 на адресный вход ОЗУ 62 буферизации.

Дешифратор 21 настраивается на код конца посылки, уменьшенный на единицу и равный 2ⁿ-1. При этом все разряды кода равны единице. При достижении в счетчике 7 и триггерах 17, 18 и 19 указанного кода на выходе дешифратора 21 формируется импульс, который через элемент 27 задержки в виде импульса 86 обнуляет синхронизатор 4 трансформированного времени, устанавливая триггер 51 в нулевое состояние и запрещая тем самым прохождение тактовых импульсов 76 на выход синхронизатора 4 (импульсы 81). Указанный импульс с выхода элемента 27 задержки поступает также на счетный вход счетчика 8 посылок, изменяя на единицу его выходной код, поступающий через вход номера посылки интегрирующего накопителя 3 на старшие разряды адресного входа ОЗУ 60.

Таким образом, ОЗУ 60 накопления хранит информацию о выходных сигналах фильтра 6 для всех элементов задержки внутри посылки и для всех посылок внутри пачки посылок. Длина пачки определяется разрядностью счетчика 8 посылок. Новые значения выходных сигналов фильтра 6 записываются на место самых старых значений, считываемых в регистр 63. ОЗУ 61 интегрирования и ОЗУ 62 буферизации хранят информацию о сигнале для всех элементов задержки внутри посылки, проинтегрированном на скользящем интервале, равном длине пачки посылок. Для считывания информации из ОЗУ 62 на управляемый вход устройства подается нулевой сигнал, который закрывает вентиль 69 и переводит тем самым ОЗУ 62 буферизации в режим считывания, а также переключает мультиплексор 68, давая возможность подавать сигнал адреса на ОЗУ 62 с внешнего входа устройства. При этом выходной сигнал ОЗУ 62 является выходным сигналом устройства в целом.

При подаче на вход кода разрешения устройства (вход P) двоичного двухразрядного кода 1 устройство обрабатывает сигнал, у которого интервал фазовой манипуляции в два раза больше, чем интервал дискретизации. При подаче на вход P кода 2 это соотношение равно четырем, а при подаче кода 3 восьми. Обработка проводится следующим образом: при подаче кода 1 на выходе дешифратора 20 формируется унитарный код с нулевыми сигналами на всех позициях, кроме второго разряда, на котором формируется единичный сигнал, поступающий на управляющий вход мультиплексора 12.

При этом тактовые импульсы от синхронизатора 4 поступают на вход счетного триггера 18, сигнал с его инверсного выхода поступает через мультиплексор 13 на триггер 19, выходной сигнал с инверсного выхода которого через мультиплексор 14 поступает на счетчик 7, а со старшего разряда счетчика 7 сигнал поступает через инвертор 24 и мультиплексор 11 на счетный триггер 17. Таким образом, в счетной цепи из триггеров 17, 18 и 19 и счетчика 7, по сравнению с предыдущим случаем нулевого кода на входе разрешения устройства, произведена перестройка, состоящая в том, что триггер 17 установлен старшим разрядом счетной цепи.

Указанная перестройка изменяет порядок считывания сигнала из блока 2 упаковки и двойной буферизации, в то время как запись сигнала в блок 2 производится так же, как изложено выше. Изменение порядка считывания сигнала из блока 2 состоит в том, что при обработке очередной посылки запись слова в регистр 9 с удвоенной частотой, а в согласованной фильтр 6 через мультиплексор 10 поступает вначале только сигнал четных разрядов регистра 9, так как разряд адресного входа мультиплексора 10, связанный с триггером 17, находится в нулевом состоянии. Так обрабатывается половина посылки, состоящая из четных позиций, начиная с нулевой. После того как счетная цепь из триггеров 18, 19 и счетчика 7 переберет все адреса, изменяется состояние триггера 17 сигналом со старшего разряда счетчика 7 и производится обработка другой половины посылки, состоящей из нечетных позиций.

Таким образом, в согласованный фильтр 6 поступает сигнал, частота дискретизации которого в два раза ниже действительной частоты дискретизации входного сигнала и, следовательно, равна частоте фазовой манипуляции входного сигнала, что обеспечивает эффективную фильтрацию сигнала в согласованном фильтре 6.

Выходной сигнал фильтра 6 поступает в интегрирующий накопитель 3, обрабатывается в нем аналогично изложенному выше и записывается сначала в четные ячейки соответствующих ОЗУ, а затем в нечетные ячейки. Таким образом, в ОЗУ 62 буферизации формируется обработанный сигнал, расположенный в ячейках в естественном порядке увеличения задержки относительно импульса начала посылки.

При установке кода 2 на входе разрешения устройства на выходе дешифратора 20 формируется унитарный код с единичным сигналом в третьем разряде, поступающим на управляющий вход мультиплексора 13. При этом тактовые импульсы синхронизатора 4 поступают через мультиплексор 13 на счетный триггер 19, а сигнал со старшего разряда счетчика 7 поступает через инвертор 24 и мультиплексор 11 на триггер 17, выходной сигнал инверсного выхода которого поступает через мультиплексор 12 на триггер 18. Считывание сигнала из блока 2 в регистр 9 переводится в четыре раза чаще, чем в первом варианте при нулевом коде на входе разрешения, а в согласованный фильтр 6 через мультиплексор 10 передается каждый четвертый дискрет посылки, начиная с нулевого, затем каждый четвертый, начиная с первого, далее с второго и с третьего. Работа фильтра 6 и интегрирующего накопителя 3 осуществляется аналогично изложенному выше.

При установке на входе разрешения устройства кода 3 единичный сигнал с выхода дешифратора 20 поступает на мультиплексор 14, а нулевые сигналы на мультиплексоры 11, 12 и 13. При этом сигнал от синхронизатора 4 поступает через мультиплексор 14 на счетчик 7, а с выхода его старшего разряда сигнал поступает аналогично изложенному выше на последовательно включенную цепь из счетных триггеров 17, 18, 19. Работа устройства осуществляется аналогично изложенному выше, но при этом каждая посылка обрабатывается с восьмикратным прореживанием относительно частоты дискретизации сигнала, начиная с нулевого отсчета, затем с первого, с второго и так далее до седьмого отсчета.

Техническим преимуществом предлагаемого устройства перед аналогичными известными наиболее прогрессивными техническими решениями в данной области техники, в частности перед устройством-прототипом, является его более широкая область применения, обусловленная способностью накопления фазоманипулированных импульсных сигналов с дискретом разрешения, меньшим дискрета фазовой манипуляции.

В предлагаемое устройство включен согласованный фильтр сжатия, длина которого (число разрядов памяти сдвигового регистра) равна длине сжимаемого фазоманипулированного сигнала (числу разрядов кода фазовой манипуляции). Такая длина фильтра является минимально возможной для согласованного сжатия фазоманипулированного сигнала. Повышенная разрешающая способность достигнута путем многократного пропускания (обработки) входного сигналя через фильтр сжатия с использованием буферной памяти. При этом в каждом цикле такой обработки в фильтр подается прореженная последовательность отсчетов входного сигнала, интервал дискретизации которой равен интервалу фазовой манипуляции, а сдвиг сигнала, подаваемого в фильтр от цикла к циклу, определяется интервалом дискретизации сигнала перед записью в буферную память и может быть в 2,4 или 8 раз меньше интервала фазовой манипуляции. После соответствующей расстановки сжатых импульсов в выходной буферной памяти в ней формируется сжатый сигнал, частота дискретизации которого может превышать частоту фазовой манипуляции в 8 раз, что соответствует восьмикратному повышению разрешающей способности по сравнению с традиционными возможностями фазоманипулированного сигнала.

Изобретение относится к импульсной технике и может использоваться в радиотехнике. Сущность изобретения заключается в многократной обработке принятой посылки с прореживанием отсчетов в каждом цикле обработки и со сдвигом начального отсчета от цикла к циклу с последующим восстановлением порядка следования отсчетов обработанного сигнала, путем буферизации принимаемого сигнала в естественном порядке следования отсчетов с интервалом дискретизации, меньшим, чем временной дискрет фазовой манипуляции, в целое число раз, и последующего считывания отсчетов из буфера в трансформированном масштабе времени и с изменением порядка следования отсчетов таким образом, чтобы временной интервал между соседними отсчетами в реальном масштабе времени соответствовал дискрету фазовой манипуляции при многократном просмотре всей посылки со сдвигом начального отсчета в соседних циклах на интервал дискретизации принимаемого сигнала. Устройство содержит синхронизатор 1 реального времени, блок 2 упаковки и двойной буферизации, интегрирующий накопитель 3. Синхронизатор 4 трансформированного времени, счетный триггер 5 посылок, согласованный фильтр 6 сжатия, счетчик 7 трансформированного времени, счетчик 8 посылок, статический регистр 9, мультиплексор 10 отсчетов, мультиплексоры 11-14 счетных сигналов, мультиплексоры 15, 16 адресов, счетные триггеры 17-19, дешифратор 20 кода разрешения, дешифраторы 21, 22 конечных кодов, счетчик 23 реального времени, инвертор 24, формирователь 25 импульса, элементы 26-28 задержки. 5 з.п. ф-лы, 7 ил.

1. Накопитель импульсных сигналов, содержащий синхронизатор реального времени, блок упаковки и двойной буферизации, интегрирующий накопитель, синхронизатор трансформированного времени, счетный триггер посылок и счетчик трансформированного времени, отличающийся тем, что в него введены согласованный фильтр сжатия, счетчик посылок, статический регистр, мультиплексор отсчетов, четыре мультиплексора счетных сигналов, два мультиплексора адресов, три счетных триггера, дешифратор кода разрешения, два дешифратора конечных кодов, счетчик реального времени, инвертор, формирователь импульса и три элемента задержки, при этом выход начала посылки синхронизатора реального времени подключен к запускающему входу синхронизатора трансформированного времени и синхровходу счетного триггера посылок, выход синхронизации адреса подключен к синхровходу счетчика реального времени, вход остановки к входу обнуления счетчика реального времени и выходу первого дешифратора конечного кода, выход сигнала упаковки к синхровходу первого дешифратора конечного кода и так же, как тактовый выход и выход записи слова, подключены к одноименным соответствующим входам блока упаковки и двойной буферизации, информационный вход которого является сигнальным входом всего накопителя, выход подключен к входу статического регистра, управляющий вход - к управляющим входам первого и второго мультиплексоров адресов, а первый и второй адресные входы соответственно к их выходам, первый вход первого мультиплексора адреса подключен к второму входу второго мультиплексора адреса, входу первого дешифратора конечного кода и выходу счетчика реального времени, а второй вход первого мультиплексора адреса к первому входу второго мультиплексора адреса, старшим разрядам первого адресного входа интегрирующего накопителя, старшим разрядам входа второго дешифратора конечного кода и выходу счетчика трансформированного времени, синхровход которого подключен к выходу четвертого мультиплексора счетных сигналов и входу формирователя импульса, выход которого через первый элемент задержки связан с синхровходом статического регистра, выход которого подключен к информационному входу мультиплексора отсчетов, три адресных входа которого подключены соответственно к трем младшим разрядам первого адресного входа интегрирующего накопителя, трем младшим разрядам входа второго дешифратора конечного кода и прямым выходам трех счетных триггеров, а выход подключен к информационному входу сигласованного фильтра сжатия, синхровход которого подключен к синхровходу интегрирующего накопителя, стробирующему входу второго дешифратора конечного кода и выходу второго элемента задержки, а выход подключен к информационному входу интегрирующего накопителя, выход которого является выходом накопителя, управляющий вход является управляющим входом накопителя, вход внешнего адреса адресным входом накопителя, а второй адресный вход подключен к выходу счетчика посылок, синхровход которого связан через третий элемент задержки с выходом второго дешифратора конечного кода и подключен к входу остановки синхронизатора трансформированного времени, выход которого подключен к второму элементу задержки и первым входам четырех мультиплексоров счетных сигналов, у первого из которых второй вход связан через инвертор с выходом старшего разряда счетчика трансформированного времени, управляющий вход подключен к первому выходу дешифратора кода разрешения, а выход к синхровходу первого счетного триггера, инверсный выход которого подключен к второму входу второго мультиплексора счетных сигналов, управляющий вход которого подключен к второму выходу кода разрешения, а выход к синхровходу второго счетного триггера, инверсный выход которого подключен к второму входу третьего мультиплексора счетных сигналов, управляющий вход которого подключен к третьему выходу дешифратора кода разрешения, а выход к синхровходу третьего счетного триггера, инверсный выход которого подключен к второму входу четвертого мультиплексора счетных сигналов, управляющий вход которого подключен к четвертому выходу дешифратора кода разрешения, вход которого является входом кода разрешения устройства в целом. 2. Накопитель по п. 1, отличающийся тем, что синхронизатор реального времени содержит задающий генератор, два делителя частоты, статический триггер, вентиль, два элемента задержки и инвертор, при этом выход задающего генератора является тактовым выходом синхронизатора, подключен к входам инвертора и первого делителя частоты, выход которого является выходом начала посылки синхронизатора, подключен к установочному входу статического триггера и обнуляющему входу второго делителя частоты, синхровход которого подключен к выходу инвертора, а выход является выходом сигнала упаковки синхронизатора и связан через первый элемент задержки с входом вентиля, выход которого является выходом сигнала записи слова синхронизатора и связан через второй элемент задержки с выходом синхронизации адреса синхронизатора, а второй вход подключен к выходу статического триггера, обнуляющий вход которого является обнуляющим входом синхронизатора. 3. Накопитель по п.1, отличающийся тем, что блок упаковки и двойной буферизации содержит сдвиговый регистр, статический регистр, два буферных ОЗУ, мультиплексор, два вентиля и инвертор, при этом информационный вход блока является последовательным входом сдвигового регистра, синхровход которого является тактовым входом блока, а параллельный выход подключен к входу статического регистра, синхровход которого является входом сигнала упаковки блока, а выход подключен к информационным входам двух буферных ОЗУ, адресные входы которых являются соответственно первым и вторым адресными входами блока, входы записи подключены соответственно к выходам первого и второго вентилей, а выходы соответственно к первому и второму входам мультиплексора, выход которого является выходом блока, а управляющий вход управляющим входом блока и подключен к входу инвертора и входу первого вентиля, второй вход которого является входом записи слова блока и подключен к входу второго вентиля, второй вход которого подключен к выходу инвертора. 4. Накопитель по п.1, отличающийся тем, что синхронизатор трансформированного времени содержит задающий генератор, три вентиля, три статических триггера и два элемента задержки, при этом пусковой вход синхронизатора является упаковочным входом первого триггера, выход которого подключен к входу первого вентиля, второй вход которого связан через первый элемент задержки с входом второго вентиля и подключен к входу третьего вентиля и выходу задающего генератора, а выход подключен к установочному входу второго триггера, обнуляющий вход которого подключен к обнуляющему входу первого триггера и выходу второго элемента задержки, а выход к второму входу второго вентиля, выход которого подключен к входу второго элемента задержки и установочному входу третьего триггера, обнуляющий вход которого является обнуляющим входом синхронизатора, а выход подключен к второму входу третьего вентиля, выход которого является выходом синхронизатора. 5. Накопитель по п.1, отличающийся тем, что согласованный фильтр сжатия содержит сдвиговый регистр, шину кода манипуляции сигнала, N элементов равнозначности по числу разрядов кода фазовой манипуляции, сумматор единиц, вычитатель и квадратор кода, при этом последовательный вход сдвигового регистра является информационным входом фильтра, синхровход синхровходом фильтра, а выход поразрядно подключен к входам соответствующих элементов равнозначности, вторые входы которых подключены к соответствующим разрядам шины кода манипуляции, а выходы к соответствующим входам сумматора единиц, выход которого подключен к входу вычитателя, выход которого подключен к входу квадратора кода, выход которого является выходом фильтра. 6. Накопитель по п. 1, отличающийся тем, что интегрирующий накопитель содержит три ОЗУ соответственно накопления, интегрирования и буферное, два статических регистра, сумматор кодов, вычитатель кодов, элемент задержки, мультиплексор и вентиль, при этом информационный вход интегрирующего накопителя подключен к суммирующему входу вычитателя и входу ОЗУ накопления, младшие разряды адресного входа которого подключены к соответствующим разрядам адресного входа ОЗУ интегрирования и первому входу мультиплексора и являются адресным входом элементов посылки интегрирующего накопителя, старшие разряды адресного входа являются адресным входом номера пачки интегрирующего накопителя, вход записи подключен к выходу элемента задержки, входу записи ОЗУ интегрирования и входу вентиля, а выход к входу первого регистра, синхровход которого является синхровходом интегрирующего накопителя и подключен к входу элемента задержки и синхровходу второго регистра, а выход к вычитающему входу вычитателя, выход которого подключен к первому входу сумматора, второй вход которого подключен к выходу второго регистра, а выход связан через ОЗУ интегрирования с входом второго регистра и подключен к входу буферного ОЗУ, выход которого является выходом интегрирующего накопителя, вход записи подключен к выходу вентиля, а адресный вход к выходу мультиплексора, управляющий вход которого является входом управления интегрирующего накопителя и подключен к второму входу вентиля, а второй информационный вход является входом адреса считывания интегрирующего накопителя.