УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ КОДОВЫХ КОМБИНАЦИЙ Российский патент 1999 года по МПК H04Q3/04 

Изобретение относится к технике электрической связи, в частности к устройствам для определения кодовых комбинаций и может найти применение в системах коммутации цифровых сигналов связи.

Известно устройство для определения кодовых комбинаций, содержащее блок выбора кодовой комбинации, блок формирования кодовых комбинаций, распределитель передачи, блок тональных генераторов, элемент ИЛИ, демодулятор, распределитель приема, блок полосовых фильтров, элемент И и тактовый генератор, включенные между входной шиной информации и выходной шиной [1].

Недостатком известного устройства является значительная погрешность определения кодовых комбинаций набора номера, индивидуальный метод приема приводит к значительной конструктивной сложности устройства.

В заявке на изобретение [2] показана возможность построения группового устройства определения кодовых комбинаций, уменьшающего указанные недостатки. Однако из-за необходимости высокого быстродействия используемых элементов и небольшого объема операций, выполняемых при обработке поступающей информации. Недостатком такого устройства является сравнительно небольшое количество обслуживаемых абонентских каналов, значительная потребляемая мощность, большая нагрузка на управляющее устройство.

Наиболее близким по своей технической сущности к заявляемому техническому решению является устройство для определения кодовых комбинаций, содержащее первый распределитель импульсов, соединенный тактовым входом и выходом фазирования соответственно с входной шиной тактового сигнала и с входной шиной фазирования, счетчик, подсоединенный входом сброса к выходу элемента НЕ, регистр, входные шины информации и шины сигналов обмена [3].

Недостатками известного устройства для определения кодовых комбинаций являются сравнительно небольшое количество обслуживаемых абонентских каналов и большая нагрузка на управляющее устройство. Недостатки известного устройства связаны с ограниченным быстродействием используемых элементов и небольшим объемом операций, выполняемых в процессе предварительной обработки поступающей информации. Недостаток подобного устройства состоит в значительной погрешности определения кодовых комбинаций набора номера. Известное устройство не позволяет также обеспечить достаточно высокое быстродействие при умеренном потреблении энергии. Кроме того устройство не обладает требуемой надежностью и имеет сложную конструкцию.

Технический результат, который может быть получен при осуществлении предложенного изобретения, выражается в увеличении количества обслуживаемых одним устройством абонентских каналов с соответствующим общим упрощением аппаратуры и повышением ее надежности, а также в уменьшении погрешности определения кодовых комбинаций и нагрузки на управляющее устройство.

Для получения этого технического результата в предлагаемое устройство введены первый блок оперативной памяти, соединенный информационным входом с выходом регистра, второй блок оперативной памяти, соединенный выходом и информационным входом соответственно с информационным входом и выходом счетчика, первый блок сравнения, подключенный выходом к входу элемента НЕ и к счетному входу счетчика, элемент ИЛИ, соединенный первым входом с вторым выходом первого распределителя импульсов, мультиплексор, подсоединенный информационными входами к входным шинам информации, подключенный выходом к информационному входу регистра и соединенный адресным входом с первым выходом первого распределителя импульсов, подключенным выходом к тактовому входу регистра и к входу разрешения предварительной установки счетчика, второй распределитель импульсов, подсоединенный тактовым входом к третьему выходу первого распределителя импульсов, блок сопряжения, соединенный входами - выходами с шинами сигналов обмена, преобразователь разрядности кода, третий блок оперативной памяти, второй блок сравнения и дешифратор, кроме того, первый и второй входы первого блока сравнения подсоединены соответственно к выходу регистра и к выходу первого блока оперативной памяти, соединенному с первым адресным входом преобразователя разрядности кода, подключенного первым выходом и первому информационному входу третьего блока оперативной памяти и к первому входу второго блока сравнения и соединенного вторым адресным входом с выходом дешифратора, подключенным к второму входу элемента ИЛИ, соединенного выходом с входами запрета записи первого блока оперативной памяти и второго блока оперативной памяти, выход которого подключен к входу дешифратора, блок сопряжения подсоединен входом разрешения к первому выходу первого распределителя импульсов, подключен выходом сигналов принятых команд управления к другому адресному входу третьего блока оперативной памяти и соединен входами сигналов контроля с вторым выходом преобразователя разрядности кода и с входом третьего блока оперативной памяти, подключенными соответственно к второму информационному входу третьего блока оперативной памяти и к второму входу второго блока сравнения, соединенного выходом с входом сигнала требования передачи блока сопряжения и с входом запрета второго распределителя импульсов, выходы которого соединены с входом сброса, входом счетных импульсов и входом кратных тактовому сигналу импульсов блока сопряжения и с адресными входами первого, второго и третьего блоков оперативной памяти.

Сопоставительный анализ приведенной выше совокупности существенных признаков, характеризующей заявляемое техническое решение, является новым, так как оно не известно из уровня техники.

Анализ других известных технических решений в той же области техники позволяет сделать вывод об отсутствии в них признаков, сходных с существенными отличительными признаками в заявляемом техническом решении и признать, что заявляемое техническое решение имеет изобретательский уровень, так как для специалиста оно явным образом не следует из уровня техники.

На фиг. 1 изображен один из возможных вариантов предлагаемого устройства для определения кодовых комбинаций, а на фиг. 2 - один из возможных вариантов его блока сопряжения.

Устройство содержит первый распределитель 1 импульсов, соединенный тактовым входом и входом фазирования соответственно с входной шиной 2 тактовых импульсов и с входной шиной 3 фазирования, счетчик 4, подсоединенный входом сброса к выходу элемента НЕ 5, регистр 6, входные шины 7 информации и шины 8 сигналов обмена.

Устройство содержит также блок 9 оперативной памяти, соединенный информационным входом с выходом регистра 6, блок 10 оперативной памяти, соединенный выходом и информационным входом соответственно с информационным входом и выходом счетчика 4, мультиплексор 11, первый и второй блоки 12 и 13 сравнения, элемент ИЛИ 14, второй распределитель 15 импульсов, блок 16 сопряжения, преобразователь 17 разрядности кода, выполненный в виде преобразователя девятиразрядного кода в четырехразрядный, блок 18 оперативной памяти и дешифратор 19. Мультиплексор 11 подсоединен информационными входами к входным шинам 7 информации, подключен выходом к информационному входу регистра 6 и соединен адресным входом с первым выходом 20 первого распределителя 1 импульсов, подключенным к тактовому входу регистра 6 и к входу разрешения предварительной установки счетчика 4. Второй распределитель 15 импульсов подсоединен тактовым входом к третьему выходу первого распределителя 1 импульсов. При этом первый блок 12 сравнения подключен выходом к входу элемента НЕ 5 и к счетному входу счетчика 4, а элемент ИЛИ 14 соединен первым входом с вторым выходом первого распределителя 1 импульсов. Блок 16 сопряжения соединен входами-выходами с шинами 8 сигналов обмена, а первый и второй входы первого блока 12 сравнения подсоединены соответственно к выходу регистра 6 и к выходу блока 9 оперативной памяти, соединенному с первым адресным входом преобразователя 17 разрядности кода. Преобразователь 17 разрядности кода подключен первым выходом к первому информационному входу блока 18 оперативной памяти и к первому входу второго блока 13 сравнения и соединен вторым адресным входом с выходом дешифратора 19. Выход дешифратора 19 подключен к второму входу элемента ИЛИ 14, соединенного выходом с входами запрета записи блоков 9 и 10 оперативной памяти. Блок 16 сопряжения подсоединен входом разрешения к первому выходу 20 первого распределителя 1 импульсов, подключен выходом сигналов принятых команд управления к другому адресному входу 22 блока 18 оперативной памяти и соединен входами сигналов контроля с вторым выходом 23 преобразователя 17 разрядности кода и с выходом блока 18 оперативной памяти. Второй выход 23 преобразователя 17 разрядности кода и выход 24 блока 18 оперативной памяти подключены соответственно к второму информационному входу блока 18 оперативной памяти и к второму входу второго блока 13 сравнения, соединенного выходом 25 с входом сигнала требования передачи блока 16 сопряжения и с входом запрета второго распределителя 15 импульсов. Один из выходов 21 второго распределителя 15 импульсов подключен к входу сброса блока 16 сопряжения. Другой из выходов 21 второго распределителя 16 импульсов соединен с входом счета блока 16 сопряжения. Остальные из выходов 21 второго распределителя 15 импульсов подключены к входам кратных тактовому сигналу импульсов блока 16 сопряжения. При этом любые из входов 21 блока 16 сопряжения могут быть подключены к адресным входам блоков 9, 10 и 18 оперативной памяти. Блок 16 сопряжения, изображенный на фиг. 2 только в качестве одного из возможных вариантов исполнения, содержит триггер 26, дешифратор 27, счетчик 28, регистры 29 и 30, мультиплексоры 31 и 32, определитель 33 занятости и формирователь 34 задержанного потенциала. Мультиплексор 31 подсоединен адресным входом к выходу счетчика 28 и соединен входами-выходами сигналов управления и контроля с шинами 8 сигналов обмена. Мультиплексор 32 подсоединен информационными входами к второму выходу 23 преобразователя 17 разрядности кода и к выходу 24 блока 18 оперативной памяти, подключен выходом к информационному входу регистра 29, входу мультиплексора 31 и к входу включения определителя 33 занятости и соединен первым и вторым адресными входами соответственно с выходом триггера 26 и с выходом регистра 30, подключенным к адресному входу 22 третьего блока 18 оперативной памяти. Формирователь 34 задержанного перепада потенциала подключен выходом к входу разрешения счета счетчика 28, а определитель 33 занятости - к входу установки триггера 26, который связан посредством шины сигнала требования передачи с выходом 25 второго блока 13 сравнения. Вход сброса определителя 33 занятости и счетный вход счетчика 28, совпадающие с входом сброса и с входом счета блока 16 сопряжения, и адресные входы мультиплексора 32, совпадающие с входами кратных тактовому сигналу импульсов, подсоединены к входам 21 второго распределителя 15 импульсов. Дешифратор 27 подсоединен первым входом посредством шины разрешения к первому выходу 20 первого распределителя 1 импульсов, соединен вторым входом с выходом регистра 29 и подключен выходом к входу формирователя 34 задержанного перепада потенциала и к первому входу регистра 30, подсоединенного вторым входом к выходу регистра 29.

Формирователь 34 задержанного перепада потенциала может быть выполнен в виде элемента заряда-разряда, состоящего из транзистора, конденсатора и первого и второго резисторов. В этом элементе заряда-разряда коллектор транзистора является выходом формирователя 34 задержанного перепада потенциала, соединен через первый резистор с источником питания, а через конденсатор - с общей шиной, подключенной к эмиттеру транзистора, причем база транзистора соединена с первым выводом второго резистора, второй вывод которого является входом обнуления формирователя 9 задержанного перепада потенциала.

Формирователь 34 задержанного перепада потенциала может также быть выполнен в виде счетчика, вход сброса которого является входом обнуления, а счетный вход подсоединен к выходу 21 второго распределителя 15 импульсов. Дешифратор 27 может быть выполнен в виде дешифратора, описанного в книге: Угрюмов Е.П. Элементы и узлы ЭЦВМ. - М.: Высшая школа, 1976, с. 212 - 214.

Определитель 33 занятости может быть выполнен в виде триггера.

Первый и второй распределители 1 и 15 импульсов могут быть выполнены в виде распределителей импульсов, описанных в книге: Угрюмов Е.П. Элементы и узлы ЭЦВМ. - М.: Высшая школа, 1976, с. 207 - 212.

Первый и второй блоки 12 и 13 сравнения могут быть выполнены в виде блоков сравнения на микросхемах типа 561РУ2.

Блоки 9, 10, 18 оперативной памяти могут быть выполнены в виде блоков оперативной памяти на микросхемах типа 561РУ2.

Преобразователь 17 разрядности кода может быть выполнен в виде микросхемы типа 556РТ5.

Дешифратор 19 может быть выполнен в виде микросхемы типа 561ЛА8.

Счетчик 4 может быть выполнен в виде микросхем типа 561ИЕ10.

Работа предлагаемого устройства для определения кодовых комбинаций происходит следующим образом.

Предлагаемое устройство определения кодовых комбинаций разделяет по времени обработку сигналов, поступающих по нескольким групповым трактам, производит сравнение выделенного в каждом канале сигнала с предыдущим его значением и, обнаружив изменение, само сообщает новое значение сигнала управляющему устройству.

При передаче сигналов взаимодействия с использованием многократно повторяющихся цифровых комбинаций время посылки каждого из сигналов в данном канале значительно превышает время, необходимое для приема и интегрирования. Это дает возможность с помощью мультиплексора 11 поочередно подключать к устройству определения кодовых комбинаций несколько групповых потоков с информационных входов 7. Переключающие сигналы подаются на адресные входы мультиплексора 11 с распределителя 1.

При обработке каждого группового потока устройство работает в двух режимах: в режиме накопления и в режиме анализа. В режиме накопления поступающий в групповом потоке сигнал каждого из каналов распараллеливается в регистре 6 и вписывается в блок оперативной памяти 9 с помощью импульсных последовательностей распределителя 15, работающего в этом режиме синхронно с распределителем 1. В следующем цикле группового сигнала записанная ранее информация сравнивается с вновь поступившей в блоке сравнения 12. Число совпадений подряд подсчитывается счетчиком 4.

Счетчик 4 является групповым и поочередно обрабатывает сигналы в каждом индивидуальном канале по мере их появления в групповом цифровом потоке. Для этого выходной сигнал счетчика 4 запоминается в оперативной памяти 10 и в следующем цикле группового потока устанавливает на счетчике 4 новое начальное число. При совпадении сигналов счетчик 4 добавляет к этому числу единицу, а при несовпадении - обнуляется сигналом с инвертора 5. Таким образом дешифратор 19 фиксирует кодовые комбинации, повторяющиеся без ошибок 10 - 20 раз подряд и запрещает вписывание новой информации в блоки памяти 9 и 10.

В режиме анализа распределитель 1 через элемент ИЛИ 14 запрещает запись в памяти 9 и 10 и разрешает передачу информации через блок сопряжения 16, который является портом, и шины 8 к управляющему устройству. Преобразователь 17 преобразует запомненные в оперативной памяти 9 кодовые комбинации в порядковый номер сигнала (набранной цифры), а также в тип сигнала (цифра, пауза и т.п.). При этом учитывается и сигнал дешифратора 19, подтверждающего прием повторяющейся цифровой комбинации. Блок сравнения 13 сравнивает тип сигнала в каждом канале с запомненным ранее в памяти 18 и, обнаружив изменение, останавливает распределитель 15 и сообщает порту 16 о необходимости передачи. Порт 16 передает сообщение управляющему устройству, в котором содержится адрес канала от распределителя 15 и новое значение сигнала в этом канале от преобразователя 17. Сигнал контроля от порта 16 разрешает вписывание в память 18 нового значения типа сигнала, после чего снимает запрет счета с распределителя 15. Аналогичным образом передаются сообщения об изменениях во всех каналах.

Порт 16 может использоваться также для считывания информации из памяти 18 командами от управляющего устройства.

Таким образом предлагаемое устройство осуществляет определение кодовых комбинаций набора номера по всем абонентским каналам, уплотненным в нескольких групповых цифровых потоках.

Высокая степень интеграции принимаемой информации значительно снижает погрешность определения, сравнения результатов и выделение изменений упрощает работу управляющего устройства, а разделение обработки по времени позволяет уменьшить быстродействие используемых элементов и потребляемую ими мощность.

Изобретение относится к технике электрической связи, в частности к устройствам для определения кодовых комбинаций и может найти применение в системах коммутации цифровых сигналов связи. Технический результат, который может быть получен при осуществлении изобретения, выражается в увеличении количества обслуживаемых одним устройством абонентских каналов с соответствующим общим упрощением аппаратуры и повышением ее надежности, а также в уменьшении погрешности определения кодовых комбинаций и нагрузки на управляющее устройство. Технический результат достигается за счет того, что в известное устройство для определения кодовых комбинаций введены второй блок 9 оперативной памяти, элемент ИЛИ 14, мультиплексор 11, второй распределитель 15 импульсов, блок 16 сопряжения, преобразователь 17 разрядности кода, третий блок 10 оперативной памяти, второй блок 13 сравнения и элемент НЕ 5, соединенные между собой функционально. 2 ил.

Устройство для определения кодовых комбинаций, содержащее регистр, первый блок сравнения, первый блок оперативной памяти, первый распределитель импульсов, соединенный первым выходом с тактовым входом регистра, счетчик, к счетному входу которого подсоединен выход первого блока сравнения, дешифратор, отличающееся тем, что в него введены мультиплексор, входы которого являются информационными входами устройства, второй и третий блоки оперативной памяти, второй блок сравнения, элемент НЕ, второй распределитель импульсов, элемент ИЛИ, преобразователь разрядности кода, блок сопряжения, снабженный шинами сигнала обмена, подключенными к входам-выходам сопряжения, причем первый распределитель импульсов соединен вторым и третьим выходами соответственно с первым входом элемента ИЛИ и с тактовым входом второго распределителя импульсов, первый выход первого распределителя импульсов соединен с адресным входом мультиплексора, входом разрешения предварительной установки счетчика и входом разрешения блока сопряжения, выход мультиплексора соединен с информационным входом регистра, выход которого соединен с информационным входом второго блока оперативной памяти и первым входом первого блока сравнения, выход второго блока оперативной памяти подключен к первому адресному входу преобразователя разрядности кода и второму входу первого блока сравнения, выход которого соединен с входом элемента НЕ, выход элемента НЕ соединен с входом сброса счетчика, выход счетчика соединен с информационным входом третьего блока оперативной памяти, выход которого подключен к информационному входу счетчика и входу дешифратора, выход второго распределителя импульсов соединен с адресными входами первого, второго и третьего блоков оперативной памяти и входом сброса блока сопряжения, выход элемента ИЛИ подключен к входам запрета записи второго и третьего блоков оперативной памяти, первый выход преобразователя разрядности кода соединен с первым информационным входом первого блока оперативной памяти и первым входом второго блока сравнения, второй выход преобразователя разрядности кода подсоединен к второму информационному входу первого блока оперативной памяти и входу сигнала контроля блока сопряжения, выход первого блока оперативной памяти соединен с вторым входом второго блока сравнения и входом принятых сигналов блока сопряжения, выход второго блока сравнения подключен к входу сигнала требования передачи блока сопряжения и входу запрета второго распределителя импульсов, выход команд запроса блока сопряжения соединен с адресным входом первого блока оперативной памяти, выход дешифратора подсоединен к второму адресному входу преобразователя разрядности кода и второму входу элемента ИЛИ, а входы первого распределителя импульсов соединены тактовым входом и входом фазирования соответственно с входом тактовых импульсов и входом фазирования устройства.