Устройство для сопряжения процессора с памятью Советский патент 1983 года по МПК G06F3/04 G06F13/00 

И-ИЛИ-НЕ соединены с третьим входом блока, а выходы- соответственно с информационными входами регистра сдвига и триггера процессора, первый вход третьего элемента И-ИЛИНЕ, соедичэн с четвертым входом блока, а выход с информационным входом триггера регенерации, вход сброса .регистра сдвига соединен с вторым входом блока, а первый выход с первыми Входами первого и второго элементов И-НВ и через первый эле,|Мент задержки с четвертым выходом блока, вторым входом второго элемента И-НЕ и первым входом первого элемента ИЛИ-НЕ, выход первого элемента И-НЕ подключен через первый элемент НЕ к второму и третьему входам второго элемента И-ИЛИ-НЕ, первый выход регистра сдвига подключен к nepBOSwy входу второго зя.емента ИЛИ-НЕ, выход триггера регенерации Соединен через второй элемент НЕ с вторыми входами третьего и первого элементов И-ИЛИ-НЕ, третий вход которого подключен через третий элемент НЕ к выходу триггера процессора, второму выходу блока, вторы В111ходам первого и второго элементов ИЛИ-НЕ и первым входам элементов ИтИЛИ-НЕ группы и третьего и четвертого элементов И-НЕ, выходы которых являются соответственно пятым и седьмым выходами блойа, второй выход регистра сдвига подключен к второму входу первого элемента И-НЕ, четвертому и пятому входам первого элемента И-ИЛИ-НЕ и через четвертый элемент НЕ и второй элемент задержки к второму входу третьего элемента И-НЕ и третьему входу третьего элемента И-ИЛИ-НЕ|, четвертым входом соединенного через третий элемент эа.держки к выходу триггера процессора, выход триггера регенерации соединен с вторым входом четвертого элемента И-НЕ и четвертым входом второго элемента И-ИЛИ-НЕ, выходы первого и второго з лементов ИЛИ-НЕ соединены соответственно .через четвертый и пятый элементы задержки с третьим и шестым выходами блока, вторые и третьи входы элементов И-ИЛИ-НЕ группы соединены с выходом

второго элемента И-НЕ, четвертые входы образуют первый вход блока, а выходы - первый его выход.

2, Устройство по п, 1, о т л ичающееся тем, что блок контроля информации содержит регистр информации, регистр контрольных кодов, коммутатор информации, сумматор кон- трольного кода, два поразрядных сумматора, дешифратор номера корректируемого разряда, дешифратор типа ошибки и узел контроля четности, причем выход узла контроля четности является первым выходом блока, а первый, второй и третий входы - соответственно первым, пятым и третьим входами блока, первый и второй входы регистра контрольных кодов и регистра информации соединены соответственно с четвертым и вторым входамк блока, а выходы - соответственно с первыми входами первого и второго поразрядных сумматоров, первый, второй и третий входы коммутатора информации подключены соответственно к выходу регистра информации и третьему и шестому входам блока, а выход - к сумматору контрольного кода, первый выход которого соединен с вторым входом второго поразрядного сумматора, а второй выход - с четвертым выходом блока и вторым входом первого поразрядного сумматора, выход которого соединен с первым входом дешифратора типа ошибки, и через дешифратор номера корректируемого разряда с третьим входом второго поразрядного сумматора, выход которого является третьим выходом блока, второй вход дешифратора типа ошибки является вторым входом блока, а выход вторым его выходом.

3. Устройство по п. 1, о т л ичающееся тем, что формирователь сигнала записи содержит элемент ИЛИ-НЕ и элемент И-НЕ, причем входы элемента ИЛИ-НЕ являются соответственно первым и третьим входами формирователя, а выход соединен с первым входом элемен та И-НЕ, второй вход и выход которого являются соответственно вторым входом и выходом формирОЕ:ателя.

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА ,С ПАМЯТЬЮ, содержащее блок управления и .блок контроля информации, первые входы которых соединены с входом адреса устройства, второй, третий входы и первый, второй и третий выходы блока управления соединены соответственно с входами сброса и пуска устройства и выходами управления, выборки и конца работы устройства, а четвертый выход - с BTOfXJM входом блока контроля информации, третьим и четвертым входами соединенного соответственно с первым и вторым информационными входами устройства, а первым, вторым, третьим и четвертым выходами - соответственно с выходами сигнала контроля адреса и информации, сигнала коррекции ошибки, информационным выходом и выходом корректирующего кода устройства, отличающееся тем, что, с целью повышения достоверности передачи информации и быстродействия, в него введены блок регенерации, коммутатор адреса и формирователь сигнала записи, причем первый, второй входы и первый выход блока регенерации подключены соответственно к второму входу, пятому выходу и четвертому входу блока управления, а второй, третий и четвертый выходы соответственно к первому входу коммутатора адреса и выходам сигналов ошибки адреса и ошибки периода регенерации устройства, « первый вход формирователя сигнала записи соединен с шестым выходом блока управления и пятым входом блока контроля информации, второй и третий входы - соответственно с входом сигнала код операции устройства и шестым входом и первым выходом блока контроля информации, а выход - с выходом сигнала записи устройства, второй и третий входы коммутатора адреса соединены соответственно с седьмым выходом блока управления и .адресным входом устройства, а млход - с адресным выходом устройства, причем блок регенерации содержит две схемы сравнения, два таймера, узел свертки, счетчик адре- с са регенерации и регистр, причем (Л выход первой схемы сравнения под|Ключен к третьему выходу блока и первому входу регистра, первый вход к выходу регистра и первому входу счетчика адреса регенерации, выход которого соединен с вторым входом регистра, вторым выходом блока и через узел свертки с вторым входом первой cxebfii сравнения, выход второй схемы сравнения соединен с четел вертым выходом блока и с первыми со входами таймеров, вторые входы которых подключены к первому входу сд блока, выход первого таймера соединен о: с первым входом второй схемы сравнения, вторым входом подключенной к первому выходу второго таймера, второй выход которого и второй и третий входы счетчика адреса регенерации соединены соответствеАно с первым выходом и первым и вторым входами блока, а блок управления содержит три элемента И-ИЛИ-НЕ, два элемента ИЛИ-НЕ,, регистр сдвига, триггер процессора, триггер регенерации, пять элементов задержки, четыре элемента НЕ, четыре элемента И-НЕ и группу элементов И-ИЛИ-НЕ, щжчем первые входы первого и второго элементов

1

Изобретение относится к вычислительной тейснике, в частности к устройствам обмена процессора с динамической интегральной памятью, и может быть использовано в связных процессорах.

Известны устройства для сопряжения основной памя,ти с процессором, содержащие узел управления и синхронизации, регистры адреса, регистры информа дии, узлы коррекции, элементы ИЛИ,выходные регистры и коммутатор Недостаток указанных устройств состоит в ограниченной области применения. Наиболее близким к предлагаемому по технической сущности является цифровое запоминающее устройство с самоконтролем, содержащее накопител с произвольным Временем доступа, по строенный на интегральных твердых схемах, схемы контроля информации и генерации контрольньк характеристик информации, соединенные шинами данных и адреса с процессором и с входами и выходами накопителя, вход ные схемы формирования адреса, вход ные и выходные схенвл формирования данных, соединенные с процессором и накопителем, и схему управления устройством. Устройство позволяет при записи в память сложить по модулю два бит четности адреса и бит четности информации для выработки общего бита четности, запоминаемого вадресуемой ячейке, и затем при считывании использовать этот бит для контроля как данных, так и гидресной информации 2 . Недостатками данного устройства являются низкая достоверность записываемой информации из-за отсутствия входного контроля адресной информации и данных, что может привести к необходимости перезагрузки па мяти или к корректированию ошибки, что потребует значительного времени и низ1кое быстродействие, поскольку обращение к памяти запускается после формирования контрольных битов .четности. Цель изобретения - повышение достоверности передачи информации и быстродействия устройства. Поставленная цель достигается тем, что В устройство, содержащее блок управления и блок контроля информации, первые входы которых соед нены с входом адреса устройства, второй, третий входы и первый, втор и третий выходы блока управления со единены соответственно с входами сбро и пуска устройства и выходами управле ния ,выборки и конца работы устройства а четвертый выход - с вторым входом блока контроля информации, третьим и четвертым входами соединенного со ответственио с первым и вторым информационными входами устройства, а первым, вторым, третьим и ч твертым выходами - соответственно с выходг№1И сигнала контроля адреса и информации, сигнала коррекции ошибг ки, информационным выходом и выходом корректирующего кода устройства введены блок регенерации, коммутатор адреса и формирователь сигнала записи, причем первый, второй входы и первый выход блока регенерации подключены соответственно к второму входу, пятому выходу и четвертому- входу блока управления, а второй, третий и четвертый выходы - соответственно к первому входу коммутатора afvpeca и выходам сигналов ошибки адреса и ошибки периода регенерации устройства, первый вход формирователя сигнала записи соединен с шестым выходом блока управления и пятым входом блока контроля информации , второй и третий входа - соответственно с входом сигнала код операции устройства и шестым входом и первым выходом блока контроля информации, аВЫХОД - с выходом сигнала записи устройства, второй и третий входы коммутатора адреса соединены соответственно с седьмым выходом блока управления и адресным входом устройства, а выход - с адресным выходом устройства, причем блок регенерации содержит две схемы сравнения, два таймера, узел свертки, счетчик адреса регенерации и регистр, причем выход первой схемы сравнения подключен к третьему выходу блока и первому входу регистра, первый вход - к выходу регистра и первому входу счетчика адреса регенерации, выход которого соединен с вторым входом регистра, вторым выходом блока и через узел свертки с вторым входом первой сравнения, выход второй схемы сравнения соединен с четвертым выходом блока . и с первыми входами таймеров, вторые входы которых подключены к первому входу блока, выход первого таймера соединен с первым входом второй схемы сравнения, вторым входом подключенной к первому выхода второго таймера, второй выход которого и второй и третий входы счетчика адреса регенерации соединены соответственно с первым выходом и первым и вторым входами блока, а блок -управления содержит три элемента И-ИЛИ-НЕ, два элемента ИЛИ-НЕ, регистр сдвига/ триггер процессора, триггер регенерации, пять элементов задержки, четыре элемента НЕ, четыре элемента И-НЁ и группу элемен.тов И-ИЛИ-НЕ, причем первые входы первого и второго элементов И-ИЛИ-НЕ соединены с третьим входом блока, а выходы - соответственно с информационными входами регистра сдвига и триггера процессора, первый вход третьего элемента И-ИЛИ-НЕ соединены с четвертым входом блока, а выход - с информационным входом триггера регенерации, вход сброса регистра сдвига соединен с вторым входом блока, а первый выход - с первыми входами первого и второго элементов И-НЕ и через первый элемент задержки с четвертым выходом блока, вторь1 входом второго элемента И-НЕ и первым входом первого элемента ИЛИ-НЕ, выход первого элемента И-НЕ подключен чр.реэ первый элемент НЕ к второму и третьему входам второго элемента И-ИЛИ-НЕ, первый выход регистра сдвига подключен к первому входу второго элемента ИЛИ-НЕ, выход триггера регенерации соединен череэ второй элемент НЕ с вторыми входами третьего и первого элементов И-ИЛИ-НЕ, третий вход которого подключен через третий элемент НЕ к выходу триггера процессора, втО рому выходу блока;, вторш- входам первого и второго элементов ИЛИ-НЕ и первым входам элементов И-ИЛИ-НЕ группы и Третьего и четвертого элементов И-НЕ, выходы которых являютс соответственно пятым и седьмым выходами блока, второй выход регистра сдвига подключен к второму входу первого элемента И-НЕ, четвертому и пятому входам первого элемента И-ИЛИ-НЕ И через четвертый элемент НЕ и второй элемент задержки к второму входу третьего элемента И-НЕ и третьему входу третьего элемента И-ИЛИ-НЕ, четверть входом соединен ного через третий элемент задержки к выходу триггера процессора, выход триггера регенерации соединен с вторым входом четвертого элемента И-НЕ и четвертым входом второго элемента И-ИЛИ-НВ, выходы первого и второго элементов ИЛИ-НЕ соединены соответственно через четвертый и пятый элементы задержки с третьим и шестым выходами бло-ка, вторые и третьи входы элементов И-ИЛИ-НЕ группы соединены с выходом второго элемента И-НЕ, четвертые входы образуют первый вход блока, а выходы - первый его выход.

Блок .контроля информации содержит регистр информации, регистр контрольных кодов, коммутатор информации, сумматор контрольного кода, два поразрядных сумматора, дешифратор номера корректируемого разряда, дешифратор типа ошибки и узел контроля четности, причем выход узла контроля четности является первым выходом блока, а первый, второй и третий входы - соответственно первым, пятым и третьим входами блока, первый и второй входы регистра контрольных кодов и регистра информации соединены соответственно с четвертым и вторым вводами блока, а выходы - соответственно с первыми вхрдами первого и второго поразрядных сумматоров, первый, второй и третий входы коммутатора информации подключены соответственно к выходу регистра информации и третьему и шестому входам блока, а выход - к сумматору

контрольного кода,, первый выход которого сеединен с вторым входом второго поразрядного (CytviMaTopa, а второй выход - с четвертым выходом блока и вторым входом первого поразрядного сумматора, выход которого соединен с первым входом дешифратора типа ошибки и через дешифратор номера корректируемого разряда с третьим входом второго поразрядного сумматора, выход которого является третьим выходом блока, второй вход дешифратора типа ошибки является вторым входом блока, а выход - вторым его выходом.

Формирователь сигнала записи содержит элемент ИЛИ-Н;3 и элемент И-НЕ, причем входы элемента ИЛИ-НЕ являются соответственно первым и Третьим входами формирователя, а выход соединен с первым входом элемента И-НЕ, второй вход и выход которого Являются соответственно вторым входом и выходом формирователя.

На фиг, 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - временные диаграммы цикла чтения и регенерации на фиг. 3 - то же, цикла записи; на фиг, 4-7 - функциональные схемы блока управления, формирователя сигнала записи, блока контроля информации,узлов контроля корректируе влх и некорректируемых ошибок.

Устройство содержит память (накопитель) 1, блок 2 регенерации, блок 3 управления, блок 4 контроля информации, коммутатор 5 гшреса, формирователь б сигнала записи.

Блок 2 регенерации содержит счетчик 7 адреса регенеращии, регистр 8, узел 9 свертки, первую схему 10 сравнения, таймеры 11 и 12 и вторую

схему 13 сравнения,

I

На фиг. 1 обозначены вхйдная шина 14 ёдцреса,, входная шина 15 сигнала ПУСК, выходная шина 16 сигналов управления, выходная шина 17 выборки, шины 18 и 19 стробов считывания и записи числа, выходная ишна 20 контроля адреса при записи (считывании) и информации при записи, входная шина 21 сигнала конца операции, выходная шина 22 сигнала записи, первая входная информгщионная шина 23, выходная шина 24 сигнала конца работы памяти, входная шина 25 сигнала сброса, шина 26 сигнгша запроса регенерации, шина 27 гщреса регенерации, выходные шины 28 и 282 сигналов ошибки гшреса и ошибки периода регенерации, шина 29 сигнала управления коммутатором 5, шина 30 суммирования единицы счетчика 7, выходная шина 31 разрядов корректирующего кода, вторая входная информационная шина 32, выходная шина 33 сигналов коррекции ошибок, выходная информационная шина 34. На фиг, 2 обозначены время задер ки , появления информации относительно переднего фронта импульса на шине 16; время задержки Т импульса записи относительно переднего фронта импульса на шине 16; входнйя информация (шина 23) U в ; информация на выходе элемента накопителя Ugj,;, ; сигнал записи информации (шина 22} VU Б. Блок 3 управления (фиг. 4) содер жит элементы И-ИЛИ-НЕ 35-37, элемен ты ИЛИ-НЕ 38 и 39, регистр 40 сдвига, триггер 41 процессора, триггер 42 регенерации, элементы (триг гер) 43-47 задержки, элемент ., И-НЕ 48, элементы НЕ 49-52, элемен ты И-НЕ 53-55 и элементы И-ИЛИ-НЕ 63 группы. Формирователь 6 сигнгша записи держит (фиг. 5) элемент ИЛИ-НЕ 64 и И-НЕ 65., Блок 4 контроля информации соде 4КИТ (фиг. 6) регистр 66 информации регистр 67 контрольных кодов, комм татор 68 информации, сумматор 69 к рольного кода, поразрядные суммато ры 70 и 71, дешифратор 72 номера корректируемого разряда, дешифратор 73 типа ошибки, включающий уэёл 74 контроля корректируемых оши бок и узел 75 контроля некорректиру емлх ошибок, и узел 76 контроля по четности, включающий схему 77 отвертки контроля адреса и схему 78 свертки контроля записываемой инфор мации . I Узлы 74 и 75 контроля содержат (фиг. 7) элементы НЕ 79-85, элементы И-НЕ 86, элемент НЕ 87, элемент И-НЕ 88, элементы 89-94 сложения двух разрядов по модулю два, триггер 95 задержки и элемент И-НЕ 96. На фиг. 4-7 обозначены шина 97 разрядов корректирующего кода при считывании и шины 98 синхронизации Устройство работает следующим образом. После получения по шине 15 сигнала ПУСК в блоке 3 вырабатываются сигналы, которые по шинам 16 и 17 запускают ПАМЯТЬ 1. Одновременно адрес по шине 14 без ожидания результата входного контроля в бЛОке 4 через коммутатор 5, управляемый сигналом.по шине 29, подается память 1, Разряды управляющего слова, т.е код оперсщии, по шине 21 и адрес с контрольными разрядами по шине 14, а также входная информация с контрольными разрядами (при записи) по шине 23 контролируются в блоке 4, сигнал контроля по пине 20 подаетс в фо1 « рователь 6, где блокирует в случае ошибки сигнал по шине 22, если производится операция записи. Сигналы контроля адреса по записи (считыванию) и входной информации по записи выдаются в процессор по шине 20. Строб записи числа поступает в формирователь 6 по шине 19 и формируется с задержкой Tj (фиг.З). При записи числа в память 1 для входной информации в блоке 4 на ши- не 31 вырабатываются разряды корректирующего кода. Пример реализации блока 4 (фиг. 5) дан для случая корректирующего кода, однако в случае необходимости схема контроля с кор ректирующим кодом может быть заменена схемой контроля по модулю с хранением контрольных разрядов в памяти 1 и последующим контролем по считыванию, так как метод контроля по считыванию может быть любым. Время, затрачиваемое на формирование контрольных разрядов, в данной реализации не вносит временной задержки в выполнение операции записи (фиг.З). При считывании информации по шине 32 из памяти 1 разряды числа и корректирующего кода записываются в регистр 66, управляемый сигналом из блока 3 по шине- 18 и в блоке 4, В случае одиночной ошибки разряды числа корректируются. Поскольку в процессоре принят байтовый формат с контролем по четности, в блоке 4 происходит преобразование формата считываемой информации с выдачей битов четности в процессор. Сигналы кор-, ректируемой.и некорректируемой ошибок выдаются в процессор по шине 33. По окончании работы временной диагpaMNM сигнал конца работы памяти по шине 24 выдается в процессор. Рассмотрим работу устройства по регенерации информации в отсутствие сигнала ПУСК по шине 15. Сигнал ..регенерации с выхода таймера 12 подается через интервал времени, определяемый таймером 12, по шине 26 в блок 3 и запускает временную диаграмму регенерации. По шине 30 выдается сигнал прибавления 1 в счетчик 7. Под управлением нулевого сигнала по шине 29 адрес регенерации из блока 2 по шине 27 предварительно подключается через коммутатор 5 к входам накопителя 1. Из блока 3 по шине 16 в память 1 выдаются управляющие сигнгшы. Сигнал выборки кристс1лла на шине 17 в течение работы по регенерации имеет единичный уровень. Запуск Временной диаграмкы по сигналу ПУСК блокируется до окончания регенерации. При возникновении сбоя адреса регенерации, который обнаруживается при помощи регистра 8, узла 9 и схемы 10 сравнения, перезапись текущего значения адреса регенерации из счетчика 7 в регкст 8 блокируется сигналом с выхода схемы 10 сравнени и ПЕЮисходит перезапись адреса из регистра,8 в счетчик 7 с прибавлени ем 1 к значению адреса в регистре 8 Сигнал ошибки из схемы 10 сравнения выдаемся в процессор по ишне 28. . В случае сбоя одного или рассогласования двух таймеров 11 и 12 сиг нал из схемы 13 сравнения обнуляет таймеры II и 12 и выдает запрос на регенерацию по шине 26 в блок 3. Сигнал ошибки из схемы 13 сравнения по шине 28-2 поступает в процессор. Одновременный запуск временных д аграмм по пуску из процессора и регенерации исключается сдвигом импульсов синхронизации. Счетчик 7, таймеры 11 и 12 и блок 3 обнуляются сигналом по шине 25 из. процессора. Блок 3 работает следующим образом (фиг. 4). В исходном состоянии выходы реги стра 40, триггеров 41, .43 и 45 находя-тся на уровне логической 1. , а выходы триггеров 42, 44, 46 и 47 логического О. При наличии сигнала ПУСК по шине 15 и отсутствии сигнала регенерации по шине 26 и цикла регенерации) в регистре 40 запускается временная диаграмма (появляется сигнал уровня логическо го О на первом выходе регистра 40) . Одновременно с выхода триггера 4 выдается сигнал уровня логического О длительностью 2 такта, означающий занятость памяти работой по пуску из процессора. На выходе элемента И -НЕ 53 образуется сигнал, ко торый подается на входы схем элементов И-ИЛИ-НЕ 56-63. Сигнал уровс выхода одноня логического го из них запускает память 1. Номер з.апускаемогр выхода определяется значением трех старших разрядов гщреса, выдаваемых по шине 14. Снгнгш на шине 17 одновременно с сигналом на liiKHe 16 выдается с выхода триггера 41. Разряды аД1ресной информаци из процессора подключаются сигналом уровня логической с выхода эл мента И-НЕ 55 по шине 29 .через коммутатор 5 к памяти 1. Сигнал записи по шине 22 не выдается, если узлами 75 и 76 (фиг.6) обнаружена ошибка четности адреса и (или) информации. Согласно временной диаграг-вле работы памяти 1 этот сигнал вьщается с задержкой Т|2 относительно переднего фронта сигнала СЕ (фиг. 3). Сигнал конца работы па мяти 1 выдается с задержкой с триггера 46. При работе по регенерации сигналом с уровня логического шине 26 трип-ер 42 устанавливается в единичное состояние, так что, если память не занята, запускается временная диаграмма регенерации в блоке 3. При появлении сигнала уровня логической на втором выходе регистра 40 и логического О на выходе элемента НЕ 50 на выходе триггера 41 устанавливается уровень логической (фиг. 4), На выходе элемента И-НЕ 53 появляется строб необходимой длительности, который подается на элементы И-ИЛИ-НЕ 56-63 одновременно с сигналом с выходатриггера 41. Из блока 3 (фиг. 4) по шине 16 вьщаются восемь сигналов, что приводит к регенерации выбранной строки памяти 1, С выхода элемента И-НЕ 55 выдается нулевой сигнал, который через шину 29 подключает выход счетчика 7 через коммутатор 5 к входу памяти 1. При этом сигнал на шине 17 имеет уровень логической . В схеме сумматора 69 (фиг. 6) для коррекции одиночных ошибок и обнаружения ошибок большей кратности используется код 3 из 7. Одиночная ошибка в узле 74 (ф.иг. 6) образуется, если хотя бы один разряд 7-разрядного корректирующего кода (для каждого полуслова) не равен О (при считывании). В случае одиночной ошибки три сигнала уровня логической по шине 97 (фиг. 7) поступают на элементы НЕ 79-85. Затем сигнал уровня логической 1 с .выхода элемента И-НЕ 88 стробируется сигналом с выхода триггера 95 и сигнал корректируемой ошибки с выхода элемента И-НЕ 86 поступает в шину ЗЗу. Сигна.п некорректируемой ошибки вычисляегся в узле 75, причем разряды корректирующего кода по шине 97 поступают на элементы 89,-94 сложения (фиг. 7). Если на выходе элемента НЕ 87 появляется сигнал уровня логической i и хотя бы один из корректирующего кода не равен О, т.е. с выхода элемента И-НЕ 88 выдается сигнал уровня логической , то по сигналу триггера 95 с выхода схемы 96 сигнал некорректируемой ошибки поступает в шину 33. В дешифраторе 73 (фиг. 7), содержащем узел 74 контроля корректируеммой и узел 75 некорректируемой ошибок для одного полуслова, узлы контроля для второго полуслова будут аналогичны. Адресная информация-в схеме 77 свертки (фиг, 6) контролируется по модулю два, как по записи, так и по считыванию из памяти 1. Записываемая в память информация контролируется. S схеме 78 свертки. Формирователь 6 (фиг. 5) работает следующим образом, Если происходит запись информации и схемами 77 и 78 свер±ки ошибок четности не обнаружено, по шинам 19 20 , 20 и 98 подсиотся сигналы уровня логического , по шине. 21 - сигнал уровня логической (фиг.З) и в шину выдается сиг нал с выхода элемента И-НЕ 65 (фиг, 5), Если происходит ошибка четности адреса и (или) информации, то на шине20 и (или) 20 возникает сигнал уровня логической , который блокирует сигнал записи на шине 22 и на выходе элемента И-НЕ 6 сохраняется уровень логической i (фиг. 2). .Синхросигнал по шине 984 подается для формирювания необходимой длительности сигнала на шине 22 Таким образом, предлагаемое устройство позволяет эффективно реализовать защиту и«формации в накопите ле динамической интегральной памяти от искажения в случае ошибки во входной информации, адресе или коде операции. Кроме того, повышается быстродействие устройства по сравнению с прототипом, так как отсутствуют потери времени на генерацию контрольных битов. Входной контроль и формирование контрольных кодов накопителя (т.е. преобразование форматов данных в случае их различия в процессоре и накопителе) происходит во время срабатывания входных усилителей и дешифраторов элементов накопителя, т.е. используется временная пауза ( между пуском элемента памяти (СЕ) и выдачей кода операции записи, присущая элементам динамической памяти и составляющая 0,2-0,25 цикла работы элемента .(фиг. 3). Предлагаемое устройство увеличивает скорость обращения к процессору, поскольку выдача устройством сигнала СЕ в накопитель производится сразу же после получения сигнала ПУСК из процессора без ожидания результата входного контроля, осуществляемого схемой контроля информации .

Адрес

Фиг. 5

22

6S

Фш. 5

J4