Устройство для вывода информации Советский патент 1984 года по МПК G06F3/04 

:третий выход которого соединен со входом первого мультиплексора и первы входом первого счетчика, второй вход которого соединен с первым выходом блока управления, седьмой выход которого соединен с входом блока памяти, входы второй группы третьего мультиплексора соединены соответственно с выходами регистров первой группы, выходы группы которых соединены соответственно с входами регистров группы выходы группы которых соединены с входами третьей группы третьего мультиплексора, выходы первой группы блока управления соединены соответственно с первыми входами регистров первой ..группы, вторые входы которых соединены соответственно с выходами третьей группы блока управления, выходы четвертой группы которого соединены соответственно с первыми входами регистров второй группы, вторые входы которых соединены соответственно с входами пятой группы блока управления, выходы шестой группы которого соединены соответственно со вторыми входами счетчиков группы, третьи входы которых соединены соответственно с входами седьмой группы блока управления, входы второй группы, второй выход, четвертый и пятый входы которого являются соответственно выходами прерьшания группы, выходом ответа, входом записи и входом установок устройства.

2. Устройство по п. 1, отличающееся тем, что блок управления содержит первый и второй дешифраторы, многофазный генератор, делитель частоты, первый, ВТОРОЙ, третий триггеры, пеовый, второй, третий и четвертый элементы ИЛИ,

первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый элементы И, первый, второй, третий, четвертый, пятый и шестой демальтиплексоры, выходы и входы группы которых являются соответственно вькрдами второй, третьей, четвертой, , шестой и седьмой групп и входами третьей группы блока, первый выход многофазного генератора соединен со входом дрлителя частоты, вторым входом дешифратора, | -входом второго триггера и является первым выходом блока, второй выход многофазного генератора соединен с третьим входом второго элемента И и вторым

входом пятого элемента И, выход которого соединен со входом третьего демультиплексора, третий выход многофазного генератора соединен со вторыми входами седьмого и восьмого элементов И, выходы которых соединены соответственно со входами пятого и шестого демультиплексоров, четвертый выход многофазного генератора соединен со вторыми входами четвертого и шестого элементов И и является четвертым выходом устройства, входы iгруппы первого и второго дешифраторов являются входами первой группы блока, первый вход первого элемента И является вторым входом блока, первый вход первого дешифратора, вход второго дешифратора и R-вход первого триггера являются четвертым входом блока, R-вход третьего триггера является третьим входом блока, первый вход девятого элемента И и второй вход третьего элемента И являются первым входом блока, второй вход девятого элемента И, четвертый вход шестого элемента И, первый и второй входы второго элемента ИЛИ, являются входами второйгруппы блока, вторые входы третьего и четвертого элементов ШШ являются пятым входом блока, выходы первого дешифратора соединены с входами группы первого элемента ИЛИИ являются выходами первой группы блока, выход первого элемента ИЛИ соединен с 5-входом первого триггера, прямой выход которого является вторым выходом блока, инверсный выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с 5-входом второго триггера, выход которого соединен с входом первого элемента ИЛИ и является седьмым выходом блока выход первого элемента И является шестью выходом блока, выход делителя частоты соединен со вторым входом первого элемента И, 5-входом третьего триггера и является пятым выходом блока,.прямой выход третьего триггера соединен с первьм входом третьего элемента И и является третьим выходом блока, .выход второго-дешифратора соединен со вторым входом BTopqro элемента И, четвертый вход которого соединен с инверсным выходом третьего триггера, выход третьего элемента И | соединен с первыми входами четвертого, пятого, шестого, седьмого и вось|мого элементо1в И, третий вход послед1него соединен с инверсным выходом второго элемента ИЛИ, прямой выход которого соединен с третьим входом седьмого элемента И, второй вход второго элемента ИЛИ соединен с тре им входом шестого элемента И и третьим входом девятого элемента И, выход которого соединен со входом первого демультиплексора, первый вход второго элемента ИЛИ соединен с третьими входами пятого и четвертого элементов И, выход последнего соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом второго демзльтиплексора, выход шестого элемента И соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с входом четвертого демультиплек-сора.

1. УСТРОЙСТВО ДЛЯ ВЬШОДА ИНФОРМАЦИИ, содержащее первую группу регистров, блок памяти, блоки сопряжения, первую группу счетчиков, входы первой группы блока памяти и входы регистров первой группы являются информационными входами Группы устройства, первые выходы блоков сопряжения являются выходами устройства, отличающееся тем, что, с целью повышения производительности устройства, в него введены вторая группа регистров, блок управления, первый, второй, третий и четвертьш мультиплексоры, первый и второй счетчики, первый и второй дешифраторы, выходы последнего соединены соответственно с пятыми входами блоков сопряжения, вторые выходы которых соединены с входами первой группы третьего мультиплексора, выходы которого соединены с входами второй группы блока управления, входы третьей группы которого соединены с входами четвертой группы третьего мультиплексора, входами второй группы второго мультиплексора, выходами первого счетчика, входами группы второп го дешифратора и входами третьей группы первого мультиплексора, выходы которого соединены с входами второй группы блока памяти, выходы которого соединены с входами первой группы четвертого мультиплексора, выход которого соединен с третьими входами блоков сопряжения, первые входы которых соединены с четвертым выходом первого дешифратора и первыЦ входом второго счетчика, выходы KOTCJрого соединены с входами второй группы четвертого мультиплексора и входами первого дешифратора, первьш выход которого соединен с четвертыми входами блоков сопряжения, седьмые входы которых соединены с шестым выходом блока управления, первый которого соединен со вторым выходом «О первого дешифратора, третий выход которого соединен с шестыми входа: да блоков сопряжения и вторым входом блока управления, третий выход кото§ рого соединен с входом второго дешифратора, последний выход которого соединен с третьим входом блока уп равления, четвертый выход которого соединен со вторыми входами блоков t ч1 сопряжения, восьмые входы которых соединены соответственно с первыми х выходами вторых регистров группы, вторые выходы которых соединены соответ ственно с выходами первых счетчиков группы, выходы которых соединены с входами первой группы второго мультиплексора, выходы которого соединены со входами второй группы первого мульттшексора, входы первой группы которого соединены с входами первой группы блока управления и являются адресными входами группы устройства, второй вход второго счетчика coeдинeh с пятым выходом блока управления.

Изобретение относится к вычислительной технике и может быть использовано для организации вывода массивов информации, представленных в виде последовательных кодов из цифровой вычислительной машины по линия связи внешним абонентам.

Известно устройство для передачи информации из ЦВМ в линию связи, содержащее триггер, группы элементов И, регистр выбора направления, регистр информации, коммутатор, дешифратор и генератор импульсов Cl )

Недостатками устройства являются низкая автономность, необходимость в постоянной загрузке и управлении устройства со стороны ЦВМ. Кроме того, такое построение устройства вызьтает необходимость преобразования массивов информации, подлежащих выводу, в специальную форму, т.е. в параллельные коды Состоящие из определенных разрядов, подлежащих выводу слов. Это снижает производительность вычислительного комплекса.

Наиболее близким по технической сущности к предлагаемому является устройство для вывода информации, содержащее буферную память, группу сдвиговых регистров, формирователь синхроимпульсов, блоки сопряжения, память управления и элементы И, входы управляющей и буферной памяти связаны с шинами ЦВМ и являются входами устройства, вькод буферной памяти подключен к входам и сдвиговых регистров, выходы которого через логические элементы подключены к входам |узлов сопряжения. Выходы узлов сопряжения являются выходами устройства 12 3.

Недостатками устройства являются низкая автономность устройства из-за необходимости ввода в управляющую память большого количества информации при настройке, а также низкая пропускная способность,) вызванная наличием только одного канала связи, что снижает производительность вывозможность одновременного обслужива ния нескольких абонентов.

Цель изобретения - повышение производительности устройства.

Поставленная цель достигается

тем, что в устройство для ввода информации, содержащее первую группу регистров, блок памяти, блоки сопряжения, первую группу счетчиков, входы первой группы блока памяти и входы регистров первой группы являются информационными входами группы устройства, первые выходы блоков сопряжения являются выходами устройства, дополнительно введены вторая группа

регистров, блок управления, первый, второй, третий и четвертый мультиплексоры, первый и второй счетчики, первый и второй дешифраторы, выходы последнего соединены соответственно

с пятыми входами блоков сопряжения, вторые выходы которых соединены со входами первой группы третьего мультиплексора, выходы которого соединены со входами второй группы блока

управления, входы третьей группы которого соединены со входами четвертой группы третьего мультиплексора, входаи второй группы второго мультиплексора, выходами первого счетчика, вхог

ами группы второго деши атора и входами Третьей группы первого культиплексора, выходы которого соединены со входами второй группы блока памяти, выходы которого соединены с входами первой группы четвертого мультиплексора, выход которого соеди нен с третьими входами блоков сопряжения, первые входы которых соединены с четвертым выходом первого дешифратора и первым входом второго счетчика, выходы которого соединены со вxoдa ш второй группы четвертого мультиплексора и входами первого дешифратора, первый вькод которого сое динен с четвертыми входами блоков сопряжения, седьмые входы которых .соединены с шестым выходом блока управления, первый вход которого соеди нен со вторым выходом первого дешифратора, третий выход которого соединен с шестыми входами блоков сопряжения и вторым входом блока управле.ния, третий выход которого соединен ico входом второго дешифратора, после ний выход которого соединен с третьи входом блока управления, четвертый Гвыход которого соединен со вторыми входами блоков сопряжения, восьмые входы которых соединены соответствен но с первыми выходами регистров второй группы, вторые выходы которых соединены соответственно с входами счетчиков первой группы, выходы кото рых соединены с входами первой группы второго мультиплексора, выходы которого соединены со входами второй труппы первого мультиплексора, входы первой группы которого соединены с входами первой группы блока управления и являются адресными входами группы устройства, второй вход второго счетчика соединен с пятым выходом блока управления, третий выход которого соединен со входом первого мультиплексора и первым входом первого счетчика, второй вход которого соединен с первым выходом блока управления, седьмой выход которого соединен с входом блока памяти, входы второй группы третьего мультиплексора соединены соответственно с выходами регистров первой группы, выходы группы которых соединены соот ветственно с входами регистров второй группы, выходы труппы которых соединены с входами третьей группы третьего мультиплексора, выходы первой группы блока управления соединены соответственно с первыми входами . 78- 4 регистров первой группы, вторые входы которых соединены соответственно с выходами третьей группы блока управления, выходы четвертой группы которого соединены соответственно с первыми входами регистров второй группы, вторые входы которых соединены соответственно с входами пятой группы блока управления, вьшоды шестой группы которого соединены соответственно со вторыми входами счетчиков Труппы, третьи входы которых соединены соответственно с входами седьмой группы блока управления, входы второй группы, второй выход, четвертый и пятый входы которого являются соответственно выходами прерывания группы, выходом ответа, входом записи и входом установок устройства. Блок управления содержит первый и второй дешифраторы,многофазный гене ратор,делитель частоты,первый,второй,/ третий триггеры, первый, второй, третий и четвертый элементы ИЛИ, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятьй элементы И, первьш, второй, третий, четвертый, пятый и шестой демультиплексоры, выходы и входы группы которых являются соответственно выходами второй, третьей, четвертой, пятой, шестой и седьмой групп и входами третьей группы блока, первый выход многофазного генератора сое ;:нен со входом делителя частоты, вторым входом дешифратора, R-входом второго триггера и является первым выходом блока, второй выход многофазного генератора соединен с третьим входом второго элемента И и вторым входом пятого элемента И, выход которого соединен со входом третьего демультиплексора, третий выход многофазного генератора соединен со вторыми входами седьмого и восьмого элементов И, выходы которых соединены соответственно со входами пятого и . шестого демультиплексоров, четвертый выход многофазного генератора соединен СО вторыми входами четвертого и шестого элементов И и является четвертым выходом устройства, входы группы первого и второго дешифраторов являются входами первой группы блока, первый вход первого элемента И является вторым входом блока, первый вход, первого дешифратора, вход второго дешифратора и R-вход первого триггера являются четвертым входом блока, R -вход третьего Т1 иггера является третьим входом блока, первы вход девятого элемента И и второй вход третьего элемента И являются первым входом блока, второй вход девятого элемента И, четвертый вход шестого.элемента И, первый и второй вхбды второго элемента ИЛИ являются входами второй группы блока, вторые входы третьего и четвертого элементов ИЛИ являются пятым входом блока, выходы первого дешифратора соединены с входами группы первого элемента ИЛИ и являются выходами первой группы блока, выход первого элемента ШШ соединен с 5-входом первого триггера, прямой выход которого является вторым выходом блока, инверсньш выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с 5-входом второг триггера, выход которого соединен с входом первого элемента ИЛИ и являет ся седьмым выходом блока,, выход первого элемента И является шестым выходом блока, выход делителя частоты соединен со вторым входом первого элемента И, 5-входом третьего триггера и является пятым выходом блока, прямой выход третьего триггера соеди нен с первым входом третьего элемента И и является третьим выходом блока, выход второго дешифратора соединен со вторым входом второго элемента И, четвертый вход которого соединен с инверсньм выходом третьего триггера, выход третьего элемента И соединен с первыми входами четверто,го, пятого, шестого, седьмого и восьмого элементов И, третий вход последнего соединен с инверсным выходом второго элемента ИЛИ, прямой выход которого соединен с третьим входом седьмого элемента И, второй вход второго элемента ИЛИ соединен с третьим входом шестого элемента И и третьим входом девятого элемента И, выход которого соединен со входом первого демультиплексора, первый вход второго элемента ИЛИ соединен с третьими входами пятого и четвертого элементов И, выход последнего соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом второго демультиплексора , выход шестого элемента И соединен с первым выходом четвертого элемента ИЛИ, выход которого соединён с входом четвертого демультиплексора. Устройство (фиг.1) содержит блок 1 памяти, первый 2, второй 3, третий 4, четвертый 5 мультиплексоры, выходы 6,...,6. третьего мультиплексор, группу первых регистров 7 ,...,7, с выходами 8j ,... ,8у первых разрядов, группу вторых регистров 9 ,... ,9, с выходами 10 ,..., 10 первых разрядов, группу счетчиков 11,...,11, первый счетчик 12 каналов с выходами 13, второй счетчик 14,первый дешифратор 15 с выходами 15,.. .,15, второй дешифратор 16 с выходами 16,..., 16, блоки 17,.... ,17 сопряжения с выходами 18,...,18 данных и 19-,, ...,19„ последовательного кода, блок 20 управления с выходаьш сигналов 20|,...,20g управления, сигналов 21,...,21 загрузки первый регистров 7, сигналов 22,...,22 прерывания, сигналов 23, . 23, обнуления первых регистров 7, , сигналов ( загрузки вторых регистров 9|, сигналов o6i нуления вторых регистров 9, сигналов 26,...,26 загрузки счетчиков 11 группы, сигналов 27,...,27 прибавления единищл счетчиков 11группы и сигнала 28 Ответ (ВДМ). Кроме того, на фиг.1 показаны входы 29 информации, входы 30 адреса, вход сигнала 31 записи и вход сигнала 32 установки устройства. . Блок 17 (фиг.2) сопряжения содержит триггер 33 данных, счетный триг гер 34, мультиплексор 35, элементы 36, 37 И и модулятор 38 биполярного кода. Блок 20 (фиг.З) управления содержит первый дешифратор 39, многофазный генератор 40, делитель 41 частоты, первый, второй и третий триггеры 42, 43 и 44, первый, второй, третий и четвертый элементы 45 - 48 ИЛИ, первый, второй, третий, четвертый, ш1тый, шестой, седьмой, восьмой и . девятый элементы 49 - 57 И, второй дешифратор 58; первый, второй, третий, четвертый, пятый и шестой демультшшексоры 59-64. На фиг.4 показаны сигнал 15. Конец слова.,..сигнал 152- такта перенастройки, сигнал 15. паузы, сигнал 154 Конец цикла, сигнал 20 делителя 41 частоты, сигнал 20, синхронизации выходного кода и биполярные выходные последовательные коды 19 ,...,19,. На фиг.5 показаны сигналы 6 , . .. на выходах мультиплексора 4, сигнал 15 такта перенастройки, сигналы 16,...,16 выборки каналов, сигналы 20,, 22;,...,27. , на выходах блока 20 управления, сигналы на входах 29 и.30, сигнал 31 записи. Блок 1 памяти предназначен для приема от ЦВМ по входам 29 информации и ее хранения, мультиплексоры 2, 3 используются для подключения различных источников адресов к адрес ным входам блока 1 памяти. Мультиплексор 5 данных предназначен для выбора из считанного в блоке 1 памяти слова бита информации (разряда последовательного кода), выводимого через блок 17 сопряжения в очередном цикле. Регистры 7- используются для приема от ЦВМ по входам 29 кодов настройки, определяющих режимы работы соответствующих каналов связи. Регистры предназначены для хранения кодов настройки и управлени соответствующими каналами связи в процессе работы (вывода информации) Счетчики 11 - используются для фор мирования адресов (номеров) выводимых последовательных кодов. Счетчик 12 и дешифратор 16 обеспечивают выбор обслуживаемого в данный момент канала связи при их настройке и загрузке блоков 17- сопряжения. Счетчик 14 и дешифратор 15 обесп чивают формирование заданной длител ности (количества импульсов) последовательных кодов и паузы - интервала времени между двумя кодами. Мультиплексор 4 предназначен для выбора и передачи в блок 20 управления управляющих сигналов, задающих режим работы обслуживаемого канала. Блоки 17, сопряжения предназначены для приема и хранения передаваемого в те кущем такте (разряда) импульса последовательного кода, формирования контрольного разряда последовательно го кода и преобразования информации в биполярную форму. Блок 20 управления осуществляет формирование управ ляюорсс сигналов и синхронизахщю ра(боты элементов и узлов устройства. Принцип работы устройства заключается в последовательном считывании из блока 1 памяти выводимых по соответствующим каналам слов, загрузке соответствующих разрядов слов в блоки 17- сопряжения с последующим одновременным формированием на линиях связи биполярных сигналов. При этом загрузка блоков сопряжения производится в период действия нулевого (пассивного) уровня сигнала 20 синхронизации выходного кода, а формирование разрядов биполярного кода на линиях связи - в период действия единичного (активного) уровня сигнала 20. Перенастройка каналов - изменение адреса выводимых слов, изменения режимов работы - осуществляет-. ся в момент паузы между выводом двух слов. Многофазный генератор 40 блока управления формирует циклическую последовательность импульсов (см. фиг.5) 20,...,20 , которыми осуществляется синхронизация работы узлов устройства и элементов блока 20 управления. Импульс 20 поступает на вход делителя 41 частоты, выполненного, например-, на базе счетчика, которьй формирует на выходе тактовые импульсы 20д, частота которых соответствует требуемой частоте передачи разрядов последовательного кода, например, 50 КГц при скважности 2. Импульсы 20 поступают на счетный вход счетчика 14 тактов, кроме того, спадом импульсов 20 устанавливается в единичное состояние триггер 44. Счетчик 14 и дешифратор 15 задают циклограмму (см. фиг.4) передачи кодов на линии связи. Например, при 32-разрядных кодах и длительности паузы равной четырем тактам передача кодов на линию осуществляется при кодах О,...,31 в счетчике тактов, причем при коде 31 передается контрольный разряд, а при кодах 32,...,35 формируется пауза.На первом выходе дешифратора 15 формируется сигнал 15 при коде 31 в счетчике 14, определякнций момент передачи на линии связи контрольных разрядов, на втором - сигнал 152 РР коде 32 в счетчике 14, определяющий момент перенастройки каналов, на третьем выходе сигнал 15 при кодах 32,...,35, определяющий длительность паузы, на четвертом - сигнал 15 при коде 36,которым заканчивается цикл передачи одного слова и производится обнуление счетчика 14 Загрузка блоков 17 сопряжения информацией, подлежащей вьшоду через соответствующие каналы, а также перенастройка каналов осуществляется ,при единичном состоянии триггера 44, причем з агрузка осуществляется при отсутствии сигнала 15, паузы, а перенастройка - при наличии сигнала 15,. Каждому каналу устройства в блоке 1 памяти выделен массив ячеек памяти, из которых может осуществляться вывод информации. Номер массива соответствует номеру канала и опреде ляется кодом например в старших разрядах адреса. Номер слова в массиве, определяется младшими разрядами адре са. Цикл загрузки канала состоит из считывания информации из блока 1 памяти, ввода ее в триггеры 33, 34, блока 17, сопряжения и изменения содержимого счетчика 12. После снятия сигнала 20. обнуления производится загрузка первого ка нала. При этом дешифратором 16 формируется сигнал 16 разрешения загрузки первого канала, поступающий в блок 17 . Производится чтение из ячейки памяти 1 с адресом, составлен ным кодом счетчиков 12 канала и 11 слов первого канала, который поступает на адресные входы памяти через мультиплексор 2. Управление передаче на выход мультиплексора 2 кодов с второй и третьей групп входов осуществляется единичньм уровнем сигнала 20g. Через мультиплексор 5 один из разрядов, номер которого определяется кодом счетчика 14 тактов, поступает на входы триггеров 33, 34 и вводится.в них сигналом 20. Фронтом очередного сигнала 20 осуществляется изменение кода номера канала в счетчике 12, происходит загрузка следующего канала и т.д. После загрузки последнего канала спадом сигнала 16„ обнуляется триггер 44 блока 20 управления, блокируя работу дешифратора 16 и обнуляя счетчик 12. Триггер 33 осуществляет прием и хранение разряда последовательного кода в Такте передачи, триггер 34 суммирование по mod 2 разрядов кода Причем последний, например 32-й раз ряд, не учитывается при суммировании, не вьщается на линию связи и является служебным. Наличие единицы в этом разряде считанного из памяти 1 слова указывает на то, что это слово является последним словом массива, подлежащего выводу по данному каналу. На линию связи 19. вместо этого разряда выводится значение суммы по mod 2 с выхода триггера 34. Момент выдачи последнего разряда определяется сигналом 15, блокирующим через схему ; 37 И ввод в триггер 34 и управляющим мультиплексором 35, через который на информационный вход модулятора 38 Поступают разряды последовательного . кода. Момент формирования биполярных сигналов на выходах модулятора определяется единичным уровнем сигнала 20 на входе синхронизации модулятора 38. Вывод информации по каналу (работа модулятора) может быть заблокирован сигналом 10 , например, низким уровнем. Загрузка триггеров 33, 34 в интервале паузы блокируется сигналом 15. Подготовка блока 17 coпpяжdния к работе (сброс предьщущего значения суммы по mod 2) осуществляется сигналом 15 одновременно с обнулением счетчика 14 тактов. После включения питания из ЦВМ поступает в блок 20 сигнал 32 установки в период очередного цикла загрузки и демультиплексорами 60 и 62 формируются сигналы 23.,...,23 и 25,...,25 обнуления регистров 7. и 9., при этом блокируется работа модуляторов 38 и передача информации на линии связи. ЦВМ производит ввод массивов информации через входы 29 в блок 1 па мяти, при этом адрес с выходов 30 через первую группу (1) входов мультиплексора 2 поступает на адресные входы памяти 1. При этом дешифратор 5g, определяющий принадлежность действукнцего на входах 30 адреса массиву адресов блока 1 памяти, устанавливает в единичное состояние триггер 43, формирующий сигнал 20 записи в блок 1 памяти. Запись в блок 1 памяти блокируется в период загрузки каналов сигналом с выхода триггера 44, запрещающим через элемент 50 И запуск триггера 43. Запуск триггера 43 синхронизируется сигналом 202 генератора 40 111 через элемент 50 И. Одновременно устанавливается в единичное состояние сигналом 20-, через элемент 45 ИЛИ триггер 42, формирующий сигнал 28 Ответ, поступающий в ЦВМ, при этом блокируется повторный запуск триггера 43, который устанавливаетс в нулевое состояние по окончании за писи сигналом 20. Триггер 42 обнуляется по окончании обмена с ЦВМ, снятием сигнала 31 записи. После подготовки в блоке 1 памяти массивов информации для вывода ЦВМ осуществляет загрузку кодов настрой ки в регистры 7; настройки каналов. При этом коды, поступающие с входов 29, вводятся в регистры 7- сигналами 21-, которые формируются дешифратором 39 блока 20 управления. Сигналы 21- синхронизируются сигналом 20, поступаю1цим на один из управляющих входов дешифратора 39. Процедура обмена с ЦВМ такая же, как при запи си в память 1. При записи в регистр 7 настройки его первьй разряд уста навливается в единичное состояние, а единичный уровень сигнала 8. на его выходе в период действия очеред ного сигнала 13 вызывает перенастройку канала. Первый разряд регистров 9. управления устанавливаетс в единичное состояние при записи в эти регистры, единичное состояние сигналов выходов регистров 9. разрешает работу соответствующих блоков 17,- сопряжения. Вторые разряд регистров 7, и 9. определяют номер страницы в массиве памяти соответствующего канала, с первой ячейки кото рой начинается вывод информации. Мае сив ячеек памяти каждого канала состоит из двух страниц. Вьгеод информации может начинаться с первой ячейки любой страницы, при этом в процессе Ъывода информации из ячеек одной страницы, ячейки памяти второй стран цы могут загружаться информацией от ЦВМ. Таким образом, подготавливается массив данных для вьшода и од новременно передается информация на выход канала. Третьи разряды регистров 7. и 9. определяют режимы работы соответствующих каналов, например при едийичном коде в данных разрядах осуществляется однократный вывод информации из блока 1 памяти по линии связи 19 8 соответствующего канала, а при нулевом циклический (непрерывный) вывод. Четвертые разряды регистров 1. и 9-определяют необходимость формирования, например при единичном коде, сигнала прерывания программы ЦВМ, который вырабатывается по окончании вывода последнего слова массива. Мультиплексор 4 осуществляет выбор в процессе настройки одного из регистров 9 управления и передачу его разрядов в блок 20 управление. Если в период действия сигнала 15 (такт перенастройки) первый разряд регистра 7 находится в единичном состоянии, формируются сигналы 24,загрузки регистра 9| управления, 26. загрузки счетчика 11- и 23- обнуления регистра 7,- . При этом код настройки из регистра 7. перезаписывается в регистр 9-, код номера страницы из первого разряда регистра 9 - в старший разряд счетчика 11.-, остальные разряды счетчика 11 обнуляются, и обнуляется регистр , т.е. происходит подготовка его к приему следующего кода настройки. При нулевом состоянии первого разряда регистра 7 в такте настройки осуществляется прибавление единицы к содержимому соответствующего Счетчика llj слов сигналом 27. и подготавливается адрес слова, выводимого по каналу в очередном цикле. Однако,, если при том триггер 33 блока 17 сопряжения находится в единичном состоянии , т.е. последнее выведенное по каналу слово является конечным словом заданного массива,осуществляется или обнуление регистра 9.. уп- , равления сигналом 25- при режиме однократного вывода, или повторная загрузка счетчика .11 сигналом 26, 5 режиме непрерывного вывода. Сигналы прерывания формируются в такте перенастройки при единичных кодах в соответствующих четвертьк разрядах регистров 9,- и в триггерах 33 блоков 17j сопряжения соответствующих каналов. Сигналы 20. синхронизации модуляторов 38 формируются схемой 49 И и представляют собой тактовые импульсы 20g делителя 41 частоты, поступление которых блокируется в интервале паузы сигналом 15j паузы. Сигналы прерывания формируются схемой 57 И и поступают на соответствугощие шины ЦВМ через демультиплексор 59, осуществляющий выбор шины в зависимости от номера обслуживаемого канала.

Остальные сигналы управления формируются схемами 46,.,.,48 ИЛИ и 5-1, 53,.,, ,57 И и распределяются на управляющие входы элементов устройства демультиплексорами 60,..,64

Таким образом, устройство позволяет осуществить одновременную передачу нескольких массивов информации различным абонентам. При этом, в отличие от прототипа, являющегося базовым устройством, в котором для каждого выводимого слова используется несколько ячеек управляющей памяff 23, iit,2S, 27, fOr

ти и требуется несколько операций записи в них настроечного (управляю i щего) кода из ЦВЬ1, в предлагаемом устройстве процесс настройки калсдогд

канала уменьшается до одной операции записи в соответствующий регистр настройки вывода всего массива инф91 мации. Кроме того, устройство обеспечивает возможность для ЦВМ одновременно с процессом вьшода информации по каналам связи, который.осуществляется асинхронно и не требует вмешательства ЦВМ, производить под готовку к выводу следуюоопс массивов

информации в памяти устройства в

процессе их вычисления, не дожидаяс окончания передачи предьщуцих массивов «

.Я

19,

,

го.

13

«f30, yk,,Jtt ft..Wt

..л

ФД.7

Л |J..n.

(±

Г7

fm

%

т

15з

л

ISn

fff ft

13

h

fi

ff a

tOi

,...n,

Z9s

/...га,

23,...23„ Л,.../«г /9й

f.

20,

-A n-JlJLJL.,Jl OUT n JUrUlJTJL--n 202

- JT JTJIJL.J1JI JLJTJ JTJT J1

20з

--riJlJbJlJl.JTJLJl.JLJTJlJLJLJT Jl-Гl ЛJ aJl„ЛJ -J JlJ п л JLJL-П.

20

20s

208

1Si

162

«

ISc

ISn

/52

m6i

fSifff «« 2U2H25i2Bi2П 22i 29ОС

30ОС ; -Г

20 -