Устройство для моделирования систем массового обслуживания Советский патент 1989 года по МПК G06N7/08 

Изобретение относится к вычислительной технике и может быть использовано при исследовании система массового обслуживания.

Целью изобретения является повышение точности моделирования.

На фиг.1 приведена схема устройства; на фиг.2 - схема первого коммутатора заявок, первого блока моделирования очереди и первого блока определения числа занятых каналов; на фиг.З - схема блока случайной временной задержки.

Устройство содержит первый 1 и второй 2 генераторы заявок, первый 3 и третий 4 вероятностные коммутаторы, первый 5 и второй 6 коммутаторы заявок, первый 7 и второй 8 блоки случайной временной задержки, второй 9 и четвертый 10 вероятностные коммутаторы, первый 11 и второй 12 блоки определения числа занятых каналов, первый 13 и второй 14 блоки моделирования очереди, триггер 15 установки режима, первый 16, второй 17, третий 18 и четвертый

19 счетчики заявок, получивших отказ в обслуживании,первый 20, второй 21, третий 22 и четвертый 23 счетчики заявок, получивших отказ в обслуживании из-за отказа канала, первые 24 и вторые 25 реверсивные счетчики длины очереди, счетчики 26, 27 заявок.

Коммутаторы заявок 5, 6 содержат первый 28 и третий 29 элементы ИЛИ, первый 30 и третий 31 элементы запрета, второй 32 и четвертый 33 элементы ИЛИ, второй 34 и четвертый 35 элементы И, четвертый 36 и второй 37 элементы запрета, шестой 38, пятый 39, первый 40 и третий 41 элементы И.

Блок определения числа занятых каналов содержит реверсивный счетчик 42, элемент И 43 и элемент ИЛИ 44.

Блок моделирования очереди содержит второй элемент И 45, второй г элемент 46 задержки, первый элемент 47 запрета,третий элемент И 48, первый элемент И 49, реверсивный счетчик 50, дешифратор 51, группу эле(Ј

(Л

с:

Ј

со

СО СО 00

И 52, регистр сдвига 53, первый 54 и второй 55 элементы задержки, первый 56 и второй 57 элементы ИЛИ.

Блок случайной временной задержк содержит каналы задержки 58, узлы 59 запуска каналов задержки.

Каждый канал задержки содержит первый элемент И 60, генератор 61 отходов, второй элемент И 62, первый 63 и второй 64 элементы случайной задержки, шестой 65 и седьмой 66 элементы И, триггеры Ј7-69, четвертый 70 и третий 71 элементы И, первый 72 и третий 73 элементы ИЛИ, пятый элемент И 74, элемент 75 запрета, восьмой элемент И 76, третий элемент 77 задержки.

Каждый узел запуска каналов за- держки состоит из элемента ИЛИ-НЕ 7 элемента НЕ 79 и элемента ИЛИ 80.

В состав блоков 7, 8 входят также первый 81 - шестой 86 элементы ИЛИ.

Блоки 7, 8 работают следующим образом.

В исходном состоянии триггеры 69 и 67 всех каналов находятся в единичном состоянии. При этом триггеры 69 обеспечивают наличие нулевых потенциалов на выходах элементов ИЛИ-НЕ 78 каналов с номерами, большими или равными номеру триг- гера 69. Для открытия каждого из элементов И 60 и 62 требуется единичный потенциал с выхода соответствующего элемента ИЛИ-НЕ 78. Следовательно, если свободен один из каналов, то исключается возможность прохождения импульса, имитирующего поступление заявки на входы каналов с большими номерами. Импульс, поступивший на вход блока 7, через открытый элемент И 60 первого канала 58, через элемент ИЛИ 73 пройдет на нулевой вход триггера 69 и непосредственно с выхода элемента И 60 на вход элемента 63 (64) случайной задержки до тех пор, пока этот импульс не появится на выходе элемента задержки 63 (64), триггер 69 первого канала будет находиться в нулевом состоянии и открытым окажется лишь элемент И 60 (62) второ- го канала. При поступлении следующего импульса он поступит на вход элемента задержки 63 (64) и уста

Q c

Q

5

5 0 5

0

0

5

новит в нулевое состояние соответствующий триггер 69, и так далее.

Импульс с элемента задержки 63 (64), потаившийся на выходе через время, равное случайной длительности обслуживания, проходя через открытый (так как триггер. 67 в единичном состоянии) элемент И 65 (66), элемент ИЛИ 72, установит соответствующий триггер 69 в единичное состояние и одновременно с выхода элемента И 65 (66) через элемент ИЛИ 82 (83) поступит на второй (третий) выход блока случайных временных задержек

Импульс генератора 61, имитирующий случайный поток отказов канала, проходит на вход элемента задержки 77, имитирующего процесс восстановления канала, через элемент ИЛИ 73 на нулевой вход триггера 69 имитируя занятие канала, на нулевой вход триггера 67 и на вход элемента И 70, и если канал не занимался обслуживанием (триггер 69 находился в единичном состоянии), то элемент И 74 открыт и импульс с генератора проходит через элемент ИЛИ 81 на первый выход блока случайных временных задержек и сигнализирует о занятии канала. Если же канал был занят обслуживанием (триггер 69 в нулевом состоянии), то открыт элемент И 70 и импульс генератора 61 поступает на входы элемента И 76 и элемента запрета 75, одновременно поступает импульс от элемента И 71, если триггер 68 находится в единичном состоянии. Тогда через элемент И 76 и элемент ИЛИ сигнал появится на выходе блока случайных временных задержек, что имитирует отказ в обслуживании заявки второго типа из- за отказа в канале. Если триггер 68 находится в нулевом состоянии, то на выходе элемента И 71 будет ноль, он открывает элемент запрета 75 и импульс с элемента И 70 через элемент ИЛИ 84 поступает на выход блока 7 случайных временных задержек, имитируя отказ заявке первого типа из-за отказа в канале. Исходное состояние триггера 68 нулевое. Триггер 68 устанавливается в единичное состояние импульсом с выхода элемента И 62, имитирующего начало обслуживания заявки второго типа, а сбрасывается в нулевое состояние импульсом с выхода элемента случайной временной задержки, свидетельствующего о том, что заявка второго типа обслужилась.

В этом случае импульс, появившийся на выходе элемента 63 (64) случайной задержки, не сможет пройти на выход блока случайной временной задет на счетчик 16 (17) числа яяявок, получивших отказ в обслуживании. Если очередь не переполнена, то на выходы элемента И 49 устанавливается сигнал нулевого уровня и импульс через открытый элемент запрета 37 (36) с выхода элементов И 40 (41) поступает на суммирующий вход ревер

Изобретение относится к вычислительной технике и может быть использовано при исследовании систем массового обслуживания (СМО.) Цель изобретения - повышение точности моделирования. С этой целью в устройство введены триггер установки режима работы, второй генератор заявок, третий и четвертый коммутаторы. 3 ил.

держки из-за нулевого состояния триг- -JQ сивного счетчика 24 (25) числа загера 67. Для исключения появления ложного импульса на выходе элемента 63 (64) после восстановления канала величина задержки сигнала в элементе 77 должна быть значительно больше задержки в элементе 63 (64).

Импульс на выходе элемента задержки 77, появившийся через случайное время, равное случайной длительности восстановления канала, поступает на единичный вход триггера 69 и вместе с тем через элемент ИЛИ . 86 на выход блока 7 случайных временных задержек, имитируя тем самым восстановление канала обслуживания.

Остальные каналы работают аналогично.

Блоки 5, 6, 11, 12, 13,14 работают следующим образом.

Импульс от генератора заявок 1 (2), или от вероятностных коммутаторов 9, 10, или с открытого элемента И 39 (38) поступает на элемент ИЛИ 28 (29),с выхода которого он поступает на входы элементов запрета 30 (31) и И 40 (41), если есть свободные каналы, то есть на выходе блока 11 сигнал нулевого уровня, импульс через открытый элемент запрета 30 (31) поступает на входы элементов ИЛИ 32 (33) и ИЛИ 44. С выхода элемента 44 сигнал поступает на суммирующий вход реверсивного счетчика 42 числа занятых каналов. Если все каналы заняты, на выходе элемента И 43 устанавливается сигнал единич ного уровня, закрываются элементы запрета 30 и 31 и открываются элементы И 40 и 41.

Следующий импульс с генератора 1 (2) через элемент ИЛИ 28 (29) поступает на открытый элемент И 40 (41), с выхода которого попадает на первый вход элементов И 34 (35)

и запрета 37 (36). Если очередь пе- реполнена, то на вторые входы элементов И 34 и 35 и запрета 36 и 37

.с выхода элемента И 49 поступит сигнал единичного уровня и откроет эле-, менты И 34 и 35. Тогда импульс пойявок в очереди одного типа, я также на выход элемента ИЛИ 57, с выхода которого импульс поступает на суммирующий вход реверсивного счетчика

15 50 общего количества заявок в очереди ; С выхода элемента И 37 импульс поступает на элемент 55 задержки, время задержки которого равно времени изменения содержимого счетчи2о ка 50 на единицу плюс время изменения выхода дертфратора, на котором устанавливается единичный сигнал. По прошествии этого времени с выхода элемента 55 задержки на вход сборки

25 вентилей элементов И 52 поступает

строб разрешения записи, который раз решает запись единицы в разряд регистра 53 с номером, равным количеству заявок в очереди.

3Q В случае, если заявка второго типа поступает на вход элемента ИЛИ 29, то запись единицы не происходит и в разряде с номером, равным числу заявок в очереди, остается храниться ноль. Сигнал с первого выхода блока 7 случайных временных задержек, означающий, что в одном из каналов произошел отказ, поступает через элемент ИЛИ 44 на суммирующий вход реверсивного счетчика 42 числа занятых каналов.

35

40

Сигналы с второго и третьего выхода блока 7 (8) случайных временных задержек, означающие, что обслу45 жилась заявка первого или второго типа соответственно, через вероятностные коммутаторы с вероятностью (1-р) поступает на коммутатор 6. Выходы коммутаторов 34 соединены с

50 входами элемента ИЛИ 56. Если очереди нет и на первом выходе дешифратора 51 сигнал единичного уровня, который открывает элемент И 48 и закрывает элемент запрета 47, то им55 пульс с выхода элемента ИЛИ 46 через элемент И 48 поступает на вычитающий вход реверсивного счетчика 39, что свидетельствует о том, что один канал освободился.Если есть очеявок в очереди одного типа, я также на выход элемента ИЛИ 57, с выхода которого импульс поступает на суммирующий вход реверсивного счетчика

50 общего количества заявок в очереди ; С выхода элемента И 37 импульс поступает на элемент 55 задержки, время задержки которого равно времени изменения содержимого счетчика 50 на единицу плюс время изменения выхода дертфратора, на котором устанавливается единичный сигнал. По прошествии этого времени с выхода элемента 55 задержки на вход сборки

вентилей элементов И 52 поступает

строб разрешения записи, который разрешает запись единицы в разряд регистра 53 с номером, равным количеству заявок в очереди.

В случае, если заявка второго типа поступает на вход элемента ИЛИ 29, то запись единицы не происходит и в разряде с номером, равным числу заявок в очереди, остается храниться ноль. Сигнал с первого выхода блока 7 случайных временных задержек, означающий, что в одном из каналов произошел отказ, поступает через элемент ИЛИ 44 на суммирующий вход реверсивного счетчика 42 числа занятых каналов.

Сигналы с второго и третьего выхода блока 7 (8) случайных временных задержек, означающие, что обслужилась заявка первого или второго типа соответственно, через вероятностные коммутаторы с вероятностью (1-р) поступает на коммутатор 6. Выходы коммутаторов 34 соединены с

входами элемента ИЛИ 56. Если очереди нет и на первом выходе дешифратора 51 сигнал единичного уровня, который открывает элемент И 48 и закрывает элемент запрета 47, то импульс с выхода элемента ИЛИ 46 через элемент И 48 поступает на вычитающий вход реверсивного счетчика 39, что свидетельствует о том, что один канал освободился.Если есть очередь,то открыт элемент запрета 47 и закрыт элемент И 48. Тогда импульс с выхода блока 56 поступает на вычитающий вход реверсивного счетчика 50, на вход сдвига регистра 53 и на вход элемента задержки 43. После того как в регистре 53 произойдет сдвиг, на элементы И 45 и запрета 46 будет подаваться сигнал единичного уровня, если подошла очередь заявки второго типа. С элемента за- держки 54 импульс проходит через открытый элемент запрета, если заявка второго типа. Таким образом, сигнал на выходе элемента И 45 означает, что из очереди выбрали заявку пер- вого типа, а сигнал на выходе элемента запрета 46 означает, что из оче- реди выбрали заявку второго типа. Импульс с элемента И 45 поступает на элемент ИЛИ 32 (33), с которого поступает на вход блока 7 случайных временных задержек.

Триггер 15 управляет работой элементов И таким образом, что заявки, прерванные в обслуживании, повторно поступают в вероятностный коммутатор.

Вероятностные характеристики системы определяются по показаниям счетчиков.

Формула изобретения

каждый из которых состоит из реверсивного счетчика, двух элементов ИЛИ и двух элементов И, два блока определения числа занятых каналов, каждый из которых содержит элемент ИЛИ,реверсивный Счетчик и элемент И, входы которого соединены соответственно с разрядными выходами реверсивного счетчика, первый и второй коммутаторы заявок, каждый из которых содержит первый и второй элементы ИЛИ, первый и второй элементы И, первый и второй элементы запрета, выход первого генератора заявок соединен с первым входом первого элемента ИЛИ первого коммутатора заявок, выход первого элемента ИЛИ в-каждом коммутаторе заявок соединен с информационным входом пер0

5

0

5

0

5

0

5

0

5

вого элемента запрета и первым входом первого элемента И, выход которого подключен к информационному входу второго элемента запрета и первому входу второго элемента И своего коммутатора заявок, управляющий вход второго элемента запрета и второй вход второго элемента И в каждом коммутаторе заявок объединены и подключены к выходу первого элемента И соответственно первого и второго блоков моделирования очереди, входы пер- вого элемента И в каждом блоке моделирования очереди соединены соответственно с разрядными выходами реверсивного, счетчика своего блока моделирования очереди, в каждом коммутаторе заявок выход первого элемента запрета подключен к первому входу второго элемента ИЛИ своего коммутатора заявок, второй вход второго элемента ИЛИ первого и второго коммутаторов заявок подключен к выходу второго элемента И соответственно первого и второго блоков моделирования очереди, выходы вторых элементов ИЛИ первого и второго коммутаторов заявок подключены к первым информационным входам соответственно первого и второго блоков случайной временной задержки, первые выходы обслуженных заявок первого и второго блоков случайной временной задержки соединены с входами соответственно первого и второго вероятностных коммутаторов, первый и второй информационные -выходы первого вероятностного коммутатора соединены соответственно с входами первого элемента ИЛИ первого блока моделирования очереди, а первый и второй информационные выходы второго вероятностного коммутатора соединены соответственно с входами первого элемента ИЛИ второго блока моделирования очереди, в каждом блоке определения числа занятых каналов -выход элемента ИЛИ подключен к суммирующему входу реверсивного счетчика, управляющий вход первого элемелта запрета и второй вход первого элемента И в первом и втором коммутаторе заявок объединены и подключены к выходу элемента И соответственно первого и второго блоков определения числа занятых каналов, отличающееся тем, что, с целью повышения точности моделирования, оно дополнительно содержит триггер установки

режима работы, второй генератор за- явок и третий и четвертый вероятностные коммутаторы, а каждый коммутатор заявок дополнительно включает с третьего по шестой элементы И, второй и третий элементы ИЛИ, третий и четвертый элементы запрета, каждый блок моделирования очереди дополнительно содержит третий элемент И, группу элементов И, первый и второй элементы запрета, два элемента задержки, дешифратор и регистр сдвига, причем выход второго генератора заявок подключен к первому входу третьего элемента ИЛИ первого коммутатора заявок, в каждом коммутаторе заявок выход третьего элемента ИЛИ соединен с первым входом третьего элемента И и информационным входом третьего элемента запрета, выход которого подключен к первому входу четвертого элемента ИЛИ, выход третьего элемента И подключен к первому входу четвертого элемента И и информационному входу четвертого элемента запрета, выходы пятого и шестого элементов И соединены с вторыми входами соответственно первого и третьего элементов ИЛИ, первые входы пятых и шестых элементов И обоих коммутаторов заявок объединены и подключены к прямому выходу триггера установки режима работы устройства, входы которого являются установочными входам устройства, в каждом блоке моделирования очереди выход первого элемента ИЛИ соединен с информационным входом первого элемента запрета и первым входом третьего элемента И, второй вход коюрого и управляющий вход первого элемента запрета объединены и подключены к первому выходу дешифратора, остальные выходы которого соединены с первыми входами элементов И группы соответственно, выходы которых подключены соответственно к разрядным входам регистра сдвига, сдвигающий вход которого, вычитающий вход реверсивного счетчика и вход первого элемента задержки подключены к выходу первого элемента запрета, а выход первого элемента задержки соединен с первым входом второго элемента И и информационным входом второго элемента запрета, управляющий вход которого и второй вход второго элемента И подключены к выходу последнего разряда

5

0

5

0

5

0

5

0

5

регистра сдвига, выход второго элемента задержки соединен с вторыми входами элементов И группы, а выход второго элемента ИЛИ подключен к суммирующему входу реверсивного счетчика, разрядные выходы которого соединены соответственно с входами дешифратора,выходы четвертого элемента запрета первого и второго коммутатора заявок соединены с первыми входами вторых элементов ИЛИ соответственно первого и второго блоков моделирования очереди, вторые входы вторых элементов ИЛИ которых подключены --к выходам вторых элементов запрета соответственно первого и второго коммутаторов заявок, входы вторых элементов задержки первого и второго блоков моделирования очереди соединены с выходами вторых элементов запрета соответственно первого и второго коммутаторов заявок, выходы чет- вертых элементов И первого и второго коммутаторов заявок являются соответственно первым и вторым выходами заявок, не принятых к обслуживанию, а выходы вторых элементов И первого и второго коммутаторов заявок являются соответственно третьим и четвертым выходами заявок, не принятых к обслуживанию устройства, выходы вторых элементов запрета первого и второго блоков моделирования очереди соединены с вторыми входами четвертых элементов ИЛИ соответственно первого и второго комммутато- ров заявок, выходы четвертых элементов ИЛИ первого и второго коммутаторов заявок соединены с вторыми информацион- ными входами соответственно первого и второго блоков случайной временной задержки, выходы сигналов отказов которых подключены к первым входам элементов ИЛИ соответственно первого и второго блоков определения числа занятых каналов, вторые входы элементов ИЛИ которых соединены с выходами первых элементов запрета соответственно первого и второго коммутаторов заявок, выходы третьих элементов запрета которых соединены с третьими входами элементов ИЛИ соответственно первого и второго блоков определения числа занятых каналов, вычитающие входы реверсивных счетгчиков импульсов которых подключены к выходам третьих элементов И соответственно первого и второго блоков моделирования очереди, вторые выходы обслуженных заявок первого и второго блоков случайной временной задержки соединены с входами соответственно третьего и четвертого вероятностных коммутаторов, первый и второй выходы третьего вероятностного коммутатора подключены соответственно к третьему и четвертому входам первого блока моделирования очереди, а первый и второй выходы четвертого вероятностного коммутатора подключены соответственно к третьему и четвертому входам первого элемента ИЛИ второго блока моделирования очереди, выходы сигналов восстановления первого и второго блоков случайной временной задержки соединены с пятыми входами первых элементов ИЛИ соответственно первого и второго блоков моделированияоочереди, первые выходы прерванных в обслуживании заявок первого и второ1

30

40

го блоков случайной временной задерж- 25 та подключен к второму входу второго элемента ИЛИ, входу второго элемента случайной задержки, к единичному входу второго триггера, выход генератора отказов соединен с входом третьего элемента случайной временной задержки и с первыми входами третьего, четвертого и пятого элементов И с нулейым входом третьего триггера, выход третьего элемента случайной задержки подключен к пер- вому входу первого элемента ИЛИ и к единичному входу третьего триггера, прямой выход первого триггера соединен с втбрым входом пятого элемента И, второй вход четвертого элемента . И соединен с инверсным выходом первого триггера, выход первого элемента случайной задержки подключен к первому входу шестого элемента И, выход второго элемента случайной задержки подключен к первому входу седьмого элемента И, прямой выход третьего триггера подключен к вторым входам шестого элемента И, выход второго элемента случайной задержки подключен к первому входу седьмого элемента И, прямой выход третьего триггера подключен к вторым входам шестого и седьмого элементов И, выход второго элемента случайной задержки подключен к нулевому входу второго триггера, прямой выход которого соединен с вторым входом третьего элемента И, выход которого

ки соединены с вторыми входами пятых элементов И соответственно первого и второго коммутаторов заявок, а вторые выходы прерванных в обслуживании заявок первого и второго блоков случайной задержки соединены с вторыми входами шестых элемен- тов И соответственно первого и второго коммутаторов заявок, выход элемента И первого блока определе-. ния числа занятых каналов соединен с управляющим входом третьего элемента запрета и вторым входом третьего элемента И первого коммутатора заявок, а выход элемента И второго блока опреления числа занятых ка- .налов подключен к управляющему входу третьего элемента запрета и второму входу третьего элемента И второго коммутатора заявок, в первом и втором коммутаторах заявок вторые входы четвертых элементов И и управляющие входы четвертых элементов запрета объединены и подключены к выходам первых элементов И соответственно первого и второго блоков моделирования очереди, первые выходы первого и третьего вероятностных коммутаторов соединены соответственно с вторыми входами первого и третьего элементов ИЛИ вто-рого коммутатора заявок, а первые выходы второго и четвертого вероятностных коммутаторов соединены соответственно с вторы45

50

55

479938 ми

12

10

входами первого и третьего элементов ИЛИ первого коммутатора заявок.

20

соединен с первым входом восьмого элемента И и управляющим входом элемента запрета, информационный вход которого и второй вход восьмого элемента И подключены к выходу четвертого элемента И, выходы шестого и седьмого элементов И соединены соответственно с вторым и третьим входам первого элемента ИЛИ, прямой выход первого триггера первого канала задержки соединен с вторыми входами первого и второго элементов И своего канала задержки, узел запуска каналов задержки содержит элемент ИЛИ, элемент ИЛИ-НЕ и элемент НЕ, выход которого соединен с первым входом элемента ИЛИ-НЕ, выходы пятых элементов И каналов задержки соединены соответственно с входами первого элемента ИЛИ блока, выход которого является выходом сигналов отказов блока, выходы шестых элементов И каналов задержки соединены соответственно с входами второго элемента ИЛИ блока, выход которого является первым выходом обслуженных заявок блока, выходы седьмых элементов И каналов задержки соединены соответственно с входами третьего элемента ИЛИ блока, выход которого является вторым выходом обслуженных заявок блока, выходы восьмых элементов И каналов задержки соединены соответственно с входами четвертого элемента ИЛИ блока, выход которого является первым выходом прерванных в обслуживании заявок, выходы элементов запрета каналов задержки соединены соответственно с входами пятого элемента ИЛИ блока, выход которого является вторым выходом прер

5

0

5

0

5

0

ванных в обслуживании заявок, выходы третьих элементов случайной задержки всех каналов задержки соединены соответственно с входами шестого элемента ИЛИ блока, выход которого является выходом сигналов восстановления блока, вторые входы первых элементов И каналов задержки объединены и являются первым информационным входом блока, вторые входы вторых элементов И всех каналов задержки объединены и являются вторым информационным входом блока, прямой выход первого триггера первого ка- нала задержки соединен с вторым входом элемента ИЛИ-НЕ и первым входом элемента ИЛИ первого узла запуска канала задержки, прямой выход первого триггера К-го канала задержки (К 2,...,М-1) подключен к входу элемента НЕ и второму входу элемента ИЛИ (К-1)-го узла запуска канала задержки, прямой выход первого триггера М-го канала задержки подключен к входу элемента НЕ (М-1)-го узла запуска канала задержки, выход элемента ИЛИ (К-1)-го узла запуска канала задержки соединен с вторым входом элемента ИЛИ-НЕ и первым вхо дом элемента ИЛИ К-го узла запуска канала задержки, выход элемента ИЛИ (М-2)-го узла запуска канала задержки соединен с входом элемента ИЛИ-НЕ (М-1)-го узла запуска канала задержк соединен с входом элемента ИЛИ-НЕ (м-1)-го узла запуска канала задержки, выход элемента ИЛИ-НЕ (К-1)-го узла запуска канала задержки подключен к первым входам первого и второго элементов И К-го канала задержки.

Фиг.1

Qm5/i. 15

От 5/1. 1

От5л. 9 Omd/i. 10

30

Qmfa.2

-ifllpiL

f f у

1

L.

37

V f

I

55

.

Кб/1.16Кб/1.17

Kff/i. 20,21

чь

42

Л.

ЧЧ

fe

11

ТЕ

К fa. 6 К $/1.6

56

13

ll

Т-

55

Ф

50

51

51

55

Фиг I