Устройство для распределения приоритетных заявок по процессорам Советский патент 1989 года по МПК G06F9/50 

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных ЭВМ с приоритетным обслуживанием потока заявок.

Цель изобретения - повышение быстродействия устройства за счет одновременного распределения группы заявок приоритетного канала свободным процессором.

На фиг. 1 показана структурная схема устройства для распределения приоритетных заявок по процессорам;

на фиг. 2 - структурная схема канала; на фиг.З - структурная схема блока распределения заявок.

Устройство (фнг.1) содержит кана- лы 1, блок 2 распределения заявок, блок 3 выбора канала, содержащий группу регистров 4, группу блоков - элементов И 5, группу дешифраторов 6, группу элементов ИЛИ 7, группу элементов 8 запрета, шифратор 9, группу схем 10 сравнения, шифратор II, устройство содержит триггер 2, элемент 13 задержки, регистр 14 готовности

сл va

со СП

процессоров, элемент 1-1ЛИ 15, элемент И 16, элемент ИЛИ 17, элемент И 18, одновибратор 19, элемент 20 задержки, злеме Нт И 21, группу элементов ИЛИ 22, группу элементов ИЛИ 23, дешифраторов 24, группы блоков элементов И 25, группу блоков элементов ИЛИ 26, группу элементов ИЛИ 27, группу ков элементов И 28, группу блоков элементов И 29, группу регистров 30 номера абонента, группу регистров 31 номера канала, выход 32 готовности устройства, входы 33 кодов приоритета каналов устройства, входы 34 кодов приоритета запросов устройства, запросные входы 35 устройства, вход 36 запуска устройства, входы 37 готовности процессоров устройства, выхо10

15

По входам 34 соответствующих каналов в регистры 54 подаются приоритетные коды запросов, которые также представляют собой двоичные коды чисел натурального ряда от 1 до S (S - число абонентов канала), При этом абоненту с наивысотм приоритетом устанавливается двоичный код числа 1, а абоненту с самым низким приоритетом - двоичный код числа S.

По входам 35 соответствующих кана лов поступают запросы от абонентов канала, которые фиксируются в одноименных разрядах регистра 52.

По входам 37 в соответствующих разрядах регистра 22 фиксируются сиг налы готовности процессоров.

При наличии запросов в регистрах

ды 38 номера абонента устройства, вы-20 52 каналов 1, так как триггер 12 находы 39 номера канала устройства, сигнальный выход 40 устройства, выходы 41, входы 42 каналов 1, выходы 43 канала I , входы 44 1 , выходы 45 каналов 1, выходы 46 каналов 1, входы 47 и 48 каналов 1, информационные входы 49 блока 2, вход 50 запуска блока 2, информационные входы 51 блока 2.

Канал 1 (фиг,2) содержит регистр 52 запросов, буферный регистр 53, группу регистров 54 приоритета, элемент ИЛИ 55, группу элементов И 56, дешифраторов 57, группу элементов

25

30

ходится в нулевом состоянии, то единичным сигналом с нулевого выхода, - поступающим по входу 42 в каналы 1 и разрешающим прием информации в регистры 53, производится отслеживание состояния потока заявок в регист pax 52, При этом на входах элементов ИЛИ 55 соответствующих каналов 1 формируются единичные сигналы, поступаю щие по выходам 43 и управляющие входы одноименных блоков элементов И 5 бло ка 3 выбора канала.

Блоком 3 производится выбор приоИЛИ. 58, группу шифраторов 59, группу 35 Р етного канала на основе анализа элементов И 60, группу блоков элементов И 61 , группу элементов И 62, Блок 2 распределения заявок (фиг,3) содержит группу элементов.. И 63, регистры 64 и 65, каналы 66, 40 включающие в себя первые группы 67 и 68 элементов И.

приоритетных кодов путем их дешифра ции посредством дешифраторов 6, сигналы с одноименных выходов которых Объединяются соответствующими элементами ИЛИ 7, При наличии запросов в нескольких каналах Г на выходах элементов ИЛИ 7 формируется позиционный код, число единиц в котором соответствует количеству возбужденных кана- лов 1 , С помощью элементов 8 запрета из данного кода вьщеляется крайняя левая единица, номер позиции которой соответствует значению приоритетного кода. Унитарный код (содержащий единицу только в одной позиции ) поступает на шифратор 9, Формирующий двоичный код необходим для определения приоритетного канала. Выбор приоритетного канала обеспечивается сравнением данного кода с приоритетными кодами каналов схемами 10 сравнения, на выходах которых формируется унитарный код. Номер позиции (номер схемы 10 сравнения) единицы этого кода

Устройство работает следующим образом.

Исходное состояние устройства характеризуется тем, что триггер 12, регистры 30, 31 и 54 во всех каналах 1 и регистры 64 и 65 блока 2 установлены в состояние О (не показано),

В регистры 4 блока 3 по входам 33 принимаются приоритетные коды каналов, причем эти коды представляют собой коды чисел натурального ряда от 1 до п (п - число каналов), Каналу с наивысшим приоритетом устанавливается двоичный код чисел 1, а каналу с самым низким приоритетом - двоичный код числа п.

По входам 34 соответствующих каналов в регистры 54 подаются приоритетные коды запросов, которые также представляют собой двоичные коды чисел натурального ряда от 1 до S (S - число абонентов канала), При этом абоненту с наивысотм приоритетом устанавливается двоичный код числа 1, а абоненту с самым низким приоритетом - двоичный код числа S.

По входам 35 соответствующих каналов поступают запросы от абонентов канала, которые фиксируются в одноименных разрядах регистра 52.

По входам 37 в соответствующих разрядах регистра 22 фиксируются сигналы готовности процессоров.

При наличии запросов в регистрах

52 каналов 1, так как триггер 12 на5

0

ходится в нулевом состоянии, то единичным сигналом с нулевого выхода, - поступающим по входу 42 в каналы 1 и разрешающим прием информации в регистры 53, производится отслеживание состояния потока заявок в регист pax 52, При этом на входах элементов ИЛИ 55 соответствующих каналов 1 формируются единичные сигналы, поступающие по выходам 43 и управляющие входы одноименных блоков элементов И 5 блока 3 выбора канала.

Блоком 3 производится выбор приоР етного канала на основе анализа

приоритетных кодов путем их дешифрации посредством дешифраторов 6, сигналы с одноименных выходов которых Объединяются соответствующими элементами ИЛИ 7, При наличии запросов в нескольких каналах Г на выходах элементов ИЛИ 7 формируется позиционный код, число единиц в котором соответствует количеству возбужденных кана- лов 1 , С помощью элементов 8 запрета из данного кода вьщеляется крайняя левая единица, номер позиции которой соответствует значению приоритетного кода. Унитарный код (содержащий единицу только в одной позиции ) поступает на шифратор 9, Формирующий двоичный код необходим для определения приоритетного канала. Выбор приоритетного канала обеспечивается сравнением данного кода с приоритетными кодами каналов схемами 10 сравнения, на выходах которых формируется унитарный код. Номер позиции (номер схемы 10 сравнения) единицы этого кода

ритетные коды: Ь,3, , b,, , , .

При данных условиях производится выбор пятого канала, которому установлен н 1высгаий приоритет1шн код, н на выходе шифратора 1I формируется двоичный код номера пятого канала. Кроме того, единичным сигналом с

пятой

1

схемы Юг сравнения в

1 открываются по управляю- входам элементы И 60-62.

указывает номер приоритетного канала. Выходные сиг}1алы схем 10 сравнения используются для коммутации выходных сигналов приоритетного канала с бло- ком 2 распределения заявок и формирования двоичного кода номера канала шифратором 11, который передается в дальнейшем процессорам.

Выходные сигналы шифратора 17, ю кроме того, объединяются элементом ИЛИ 15, открываю1дим по третьим входам элементы И 18 и 21.

При наличии сигналов готовности в регистре 14 на выходе элемента 15 ИЛИ 17 формируется единичный сигнал, открывающий элементы И 18 и 21 по вторым входам.

Так как элемент И 21 открыт по всем трем входам, на его выходе ус- 20 танавливается единичный сигнал, поступающий в качестве сигнала готов- устройства на выходе 32. По этому сигналу из ЭВМ по входу 36 по- |дается сигнал опроса, которым уста- 25 навливается в единичное состояние ; триггер 12 через открытый элемент И 18, и через некоторое время, определяемое элементом 20 задержки, запускается одновибратор 19.30Иосле установки триггера 12 в единичное состояние на его нулевом выходе формируется нулевой сигнал, которым блокируется прием поступающих заявок в буферные регистры 53 кана- 35 лов 1. Тем самым в цикле опроса обеспечивается выбор приоритетного канала и распределение заявок этого канала по свободным процессорам.

Время задержки элементом 20 за- 40 держки определяется временем переходных процессов в элементах блока выбора приоритетного канала: элементов ИЗ, дешифраторах 6, элементах ИЛИ 7, элементах 8 запрета, шифраторе 9, 45 схемах 10 сравнения, шифраторе 11 и элементе ИЛИ 15 и выбирается так, чтобы к моменту запуска одновибрато- ра 19 на первом элементе И 16 установился единичный сигнал с выхода эле- 50 мента ИЛИ 15 в случае приема в регистры 53 запросов в момент поступления импульса опроса.

Пусть имеются пять каналов ()

по семь () запросов в каждом кана- 55 позиционный код: 0000001. ле и три процессора (). При этом дальнейшем с помощью блоков эле- каналам установлены следумщие коды

выхода канале щим

в данном канале при наличии запросов от первого и седьмого абонентов производится расстановка по приоритету заявок. На выходах элементов И 61 устанавливается следующая последовательность двоичных приоритетных кодов: 000, 000, 001, 000, 000, OQO, 002, а на выходе элементов И 62: 0,0, 1,0,0,0,1. Это означает, что приоритетным кодом является двоичный код числа 3, принадлежащий первому абоненту.

Позиционный код с выходов элементов И 62 через элементы ИЛИ 27 поступает по входам 49 на первые входы элементов И 63 блока 2.

По импульсу одновибратора 19, поступающего через открытый элемент И 16 по входу 50 блока 2 на вторые входы элементов И 63, и синхронизирующий вход регистра 65, в регистре 64 фиксируется позиционный код COI0001, а в регистре 65 -, позиционный код сигналов от первого и третьего свободных процессоров: 101,

В этом блоке производится последовательное назначение очередной по приоритету заявки свободному процессору.

В первом канале 66, на выходах элементов И 68, включенных по приори- тетной схеме с выходами регистра 64, формируется позиционный код: 0010000, поступающий на соответствующие выходы 4 1 .

Так как сигнал готовности от это- рого процессора равен нулю, то седьмой абонент первого канала начинается третьему процессору узлом 66j, при этом на выходах 41 устанавливается

ментов И 25 для первого и третьего процессоров производится передача

ментов И 25 для первого и третьего процессоров производится передача

приоритетов: , , , ,

, а абонентам пятого канала прио- в регистры 30 и 30, двоичных кодов.

ритетные коды: Ь,3, , b,, , , .

При данных условиях производится выбор пятого канала, которому установлен н 1высгаий приоритет1шн код, н на выходе шифратора 1I формируется двоичный код номера пятого канала. Кроме того, единичным сигналом с

пятой

1

схемы Юг сравнения в

1 открываются по управляю- входам элементы И 60-62.

выхода канале щим

в данном канале при наличии запросов от первого и седьмого абонентов производится расстановка по приоритету заявок. На выходах элементов И 61 устанавливается следующая последовательность двоичных приоритетных кодов: 000, 000, 001, 000, 000, OQO, 002, а на выходе элементов И 62: 0,0 1,0,0,0,1. Это означает, что приоритетным кодом является двоичный код числа 3, принадлежащий первому абоненту.

Позиционный код с выходов элементов И 62 через элементы ИЛИ 27 поступает по входам 49 на первые входы элементов И 63 блока 2.

По импульсу одновибратора 19, поступающего через открытый элемент И 16 по входу 50 блока 2 на вторые входы элементов И 63, и синхронизирующий вход регистра 65, в регистре 64 фиксируется позиционный код COI0001, а в регистре 65 -, позиционный код сигналов от первого и третьего свободных процессоров: 101,

В этом блоке производится последовательное назначение очередной по приоритету заявки свободному процессору.

В первом канале 66, на выходах элементов И 68, включенных по приори- тетной схеме с выходами регистра 64, формируется позиционный код: 0010000, поступающий на соответствующие выходы 4 1 .

Так как сигнал готовности от это- рого процессора равен нулю, то седьмой абонент первого канала начинается третьему процессору узлом 66j, при этом на выходах 41 устанавливается

позиционный код: 0000001. дальнейшем с помощью блоков эл

ментов И 25 для первого и третьего процессоров производится передача

принимаемых на обслуживание третьего и седьмого абонентов соответственно. Это выполняется следующим образом.

Та как на выходе 41 присутствуют единичные сигналы, то открыты элементы И 25,3, через которые двоичный код Oil поступает на входы элементов И 28 и на входы дешифратора 24,

Аналогично двоичный код седьмого абонента 1I1 через открытые элементы И 25л поступает на входы элементов И 28- и на входы дешифратора 24, С помощью дешифраторов 24 и элементов ИЛИ 23 формируется позицион- ный код для управлений гашением разрядов регистра 52, сигналы из которых выделены для обслуживания процессором. В данном случае в дешифраторе .24 возбуждается первый выход, а в дешифраторе 24 седьмой. Поэтому на выходах элементов ИЛИ 23; объединяющих одноименные выходные сигналы дешифраторов 24, устанавливается позиционный код: 1000001, Единичные сигналы означают, что на -обслуживание принимаются первый и седьмой абоненты.

По импульсу одновибратора 19, задержанному элементом 13 задержки дйоичного кода, номера абонента и номера канала принимаются в регистры 30 и 31, Время задержки элементом 13 задержки определяется переходными процессами в блоке 2, элементах И 25 дешифраторах 24 и элементах ИЛИ 23,

Для рассматриваемого примера в регистрах 30 номера абонента устанавливаются двоичные коды: 30,,-101, 30 j-000, 30 3-111, а в регистрах. 31 номера канала: 31 ,-101,, 31з-101,

Одновременно через элементы И 60 И 6Q .,в канале 1 устанавливаются в о первый и седьмой разряды регист- ра 52, а через элементы ИЛИ 22 и ИЛИ 22д - первый и третий разряды регистра 14,

Кроме того, импульс одновибратора 19 с выхода элемента 13 задержки устанавливает в О триггер 12 и поступает на выход 40, Сигнал с выхода 40 означает разрешение считывания информации из регистров 30 и 31 с выходов 38 и 39 соответственно,

После установки триггера 12 в нулевое состояние в каналах 1 производится передача сигналов вопросов из регистров 52 в буферные регистры 53,

При наличии запросов и сигналов готовности процессов в регистре 14 на выходе элемента И 21 формируется еди ничный сигнал, поступающий на выход 32 в качестве сигнала готовности устройства к очередному циклу распределения .

При необходимости перераспределения приоритетов каналов либо запросов в каналах и производится приведение устройства в исхрдное состояние, занесение кодов приоритетов и при наличии запросов и свободных процессоров - запуск его сигналом сброса.

Формула .и зобрётения

1, Устройство дли распределения приоритетных заявок по процессорам, содержащее одновибратор, группу де- шифраторов, две группы блоков элементов И, групйу регистров номера абонента, группу регистров номера канала, первую группу элементов ИЛИ, регистр готовности процессоров, три элемента ИЛИ, два элемента И, пер- вь1й элемент задержки, триггер, п (п - число заявок) каналов, блок выбора канала, две группы из К блоков элементов И, К групп из S блоков элементов И (где ,2,,,., количество процессоров в системе, ,2,,,,, число абонентов канала), причем каждый канал содержит регистр запросов, входы которого являются запросными входами устройства, буферный регистр группу регистров приоритета, входы KOTOpbtx являются входами кодов при- оритета запросов устройства, первую :группу блоков элементов И, группу дешифраторов, группу элементов ИЛИ, rpyjiny шифраторов, элемент ИЛИ и первую группу элементов И, выходы которых подключены к входам сброса одноименных разрядов регистра запросов, быходы которого соединены с входами соответствующих разрядов буферного регистра, синхронизирующий вход буферного регистра каждого канала соединен с инверсным выходом триггера в каждом канале, выходы буферного регистра подключены к входам элемента ИЖ, каждый выход буферного регистра в каждом канале подключен к управляющему входу одноименного блока элемен ,тов И первой группы данного канала, информационные входы которых соединены с выходами соответствующих регистров прибритета группы данного канала, выходы каждого блойа элементов И первой группы канала подключен к входам соответствующего дешифратор группы канала, одноименные выходы дешифраторов группы канала соединены с входами соответствующего элемента ИЛИ группы канала, блок выбора канал содержит группу из регистров приоритета, входь которых являются входами кодов приоритета каналов устройства, группу из п блоков элементов И, груп пу из п дешифраторов, группу из п элементов ИЛИ, группу из п-1 элементов запрета, два шифратора и группу из п схем сравнения, причем выходы регистров приоритета группы блока выбора канала соединены с информацион- ными входами одноименных блоков элементов И группы блока выбора канала, управляющий вход каждого из которых по дключен к выходу элемента ИЛИ одноименного канала, выходы каждого блок элементов И блока выбора канала подключены к входам одноименного депшф- ратора группы блока выбора канала и к первым входам соответствующих схем сравнения группы одноименных выходов дешифраторов, группы блока выбора канала соединены с входами соответствующего элемента ИЛИ группы блока выбора канала, выход первого элемента ИЛИ группы блока выбора канала подключен к первому входу первого шифратора блока выбора канала и к первым инверсным входам элементов запрета группы блока выбора канала, выход 2-го элемента ИЛИ (,3,,,,,п) группы блока выбора канала соединен с прямым входом (z-l)-ro и с инверсными входами с z-ro по (п-1)-и элементов запрета группы блока выбора канала, выход t-ro элемента запрета группы блока выбора канала (,2, ,..,п-1) соединен с ( входом первого шифратора блока выбора канала, выходы которого соединены с вторыми входами схем сравнения группы блока выбора канала, выходы которых подключены к входам второго шифратора и к входам первых элементов И первой .группы одноименных каналов, выходы второго шифратора блока выбора канала подключены к входам первого элемента ИЛИ и к информационным входам всех К блоков элементов И первой группы, выходы которых соединены с

Q , 5 0 5 о 0 5 0 g

5

входами соответствующих регистров номера канапа группы, выходы которых являются выходами номера канала устройства, выходы всех К блоков элементов И второй группы подключены к входам одноименных регистров номера абонента группы, выходы которых являются выходами номера абонента устройства, вход запуска устройства ctoe- динен с первым входом первого элемента И и через первый элемент задержки с входом одновибратора, выход которого подключен к первому входу второго элемента И, единичные выходы регистра готовности каналов, единичные входы которого являются входами готовности процессоров устройства, подключены к входам второго элемента ИЛИ, . выход которого соединен с вторым йхо-- дом первого и второго элементов И, третий вход последнего подключен к третьему входу первого элемента И н к выходу первого элемента ИЛИ, выход первого элемента И подключен к единичному входу триггера, отличающееся тем, что, с целью повышения быстродействия за сч ет одновременного распределения группы заявок приоритетного канала свободным процессорам, в него введены второй элемент задержки, группа блоков элементов ШШ, вторая и третья группы элементов ИЛИ, третий элемент И, блок распределения заявок, а в каждый канал введены вторая группа блоков элементов И и вторая группа элементов И, причем входы i-ro элементов ИЛИ группы канала (i,,,,,n) подключены к соответствующим входам i-ro шифратора группы, выходы которого соединены с информационными входами i-ro блока элементов И второй группы канала, выход i-ro элемента ШШ группы канала соединен с первым входом i-ro элемента И второй группы канапа, вторые входы элементов И второй группы каналов подключены к уп- . равляющим входам блоков элементов -И второй группы, управляющим входам блоков и элементов И второй группы своего канала и к выходу одноименной схемы сравнения блока выбора канала, вторые входы элементов И первой группы всех каналов соединены с выходом второго элемента задержки, третий вход каждого элемента И первой группы каждого канала соединен с выходом одноименного элемента ИЛИ первой г,

1 ругты, второго элемента И подключен к входу запуска блока распределения з.чявок и к входу второго эле- MfiTtTa задержки, выход которого подключен к управляющим входам всех К блоков элементов И первой и второй групп, к нулевому входу триггера и к сигнальному выходу устройства, выход готовности которого соединен с выхо- дом третьего элемента И, первый вход которого подключен к нулевому выходу триггера, второй вход третьего элемента И подключен к выходу второго элемента ИЛИ, -третий вход третьего элемента И подключен к выходу первого элемента ИЛИ, единичные выходы регистра готовности процессоров соединены с первой группой информационстра, группу элементов И, каналы, а в каждом канале, кроме первого, две группы элементов И, а первьгй канал содержит 1 ругтпу элементов И, причем первые входы элементов 1 группы соединены с входами второй группы информационных входов блока, первая группа информационных входов которого соединена с группой информационных входов первого регистра, вход запуска блока соединен с вторыми входами элементов И первой группы и с синхровхо- дом первого регистра, первый выход которого соединен с первыми входами элементов И группы первого канала, каждый выход второго регистра, начиная с второго, соединен с вторым входом одноименного элемента И группы

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных ЭВМ с приоритетным обслуживанием потока заявок. Цель изобретения - повышение быстродействия устройства за счет одновременного распределения группы заявок приоритетного канала свободным процессорам. Устройство содержит блоки элементов ИЛИ группы, одновибратор, группу дешифраторов, две группы блоков элементов И, группу регистров номера абонента, группу регистров номера канала, три группы элементов ИЛИ, регистр готовности процессоров, два элемента ИЛИ, три элемента И, два элемента задержки, триггер, блок выбора канала. Устройство обеспечивает распределение группы приоритетных заявок в два этапа. На первом этапе производится выбор приоритетного канала, а на втором - передача расставленных по приоритету запросов этого канала в блоке распределения заявок, в котором обеспечивается одновременная расстановка заявок свободным процессорам. При этом каждому процессору на обслуживание передаются двоичные коды номера канала и номера абонента, а соответствующие разряды регистра запросов и регистра готовности процессоров устанавливаются в нулевое состояние. 1 з.п. ф-лы, 3 ил.

ных входов блока распределения заявок,2о первого канала и с первым прямым входом одноименного элемента И первой группы всех остальных каналов, каждый выход первого регистра, начиная с второго, соединён с первыми прямыми входами элементов И второй группы одноименного канала, выходы элементов И группы первого канала соединены с инверсными входами элементов И первой группы второго канала и с соответствующими инверсными входами элементов И первой группы всех Остальных каналов, выход каждого элемента И первой группы.в каждом канале, начиная с второго, соединен с вторым прямым входом одноименного элемента И -второй группы данного канала и с соответствующими инверсными входами всех последующих элементов И второй группы данного канала, выход каждого элемента И второй группы в каждом канале, начиная с второго, соединен с соответствующими инверсными входами одноименных элементов И первой группы всех последующих каналов, инверсный выход каждого разряда второго регистра соединен с соответствующими входами всех последующих элементов И группы первого канала, выходы элементов И группы первого канала и выходы элементов И второй группы всех остальных каналов являются группами выходов блока.

вторая группа информационных входов которого подключена к выходам элементов ИЛИ второй группы, входы j-го элемента ИЛИ которой подключены к выходу J-K элементов второй группы всех каналов, группы входов j-ro блока элементов ИЛИ группы подключены к выходам J-K блоков элементов второй группы всех каналов, выходы i-ro блока элементов ИЛИ группы соединены синформационными входами i-x блоков элементов И в каждой из К групп, вы- хо/уя каждой группы выходов блока распределения заявок соединены с управляющими входами всех S блоков элементов И одноименной группы, выходы всех S блоков элементов И каждой из К груп объединены и соединены с входами одноименного дешифратора группы и с . входами одноименного блока элементов И второй группы, i-e выходы дешифратора группы соединены с входами, i.-ro элемента ИЛИ первой группы, выходы блоков элементов И второй . группы соединены с входами элементов ИЛИ третьей группы, выходцы которых соединены с входами сброса регистра готовности процессоров.

2, Устройство по

i

п. i , отличающееся тем, что блок распределения заявок содержит два регипервого канала и с первым прямым вхо

дом одноименного элемента И первой группы всех остальных каналов, каждый выход первого регистра, начиная с второго, соединён с первыми прямыми входами элементов И второй группы одноименного канала, выходы элементов И группы первого канала соединены с инверсными входами элементов И первой группы второго канала и с соответствующими инверсными входами элементов И первой группы всех Остальных каналов, выход каждого элемента И первой группы.в каждом канале, начиная с второго, соединен с вторым прямым входом одноименного элемента И -второй группы данного канала и с соответствующими инверсными входами всех последующих элементов И второй группы данного канала, выход каждого элемента И второй группы в каждом канале, начиная с второго, соединен с соответствующими инверсными входами одноименных элементов И первой группы всех последующих каналов, инверсный выход каждого разряда второго регистра соединен с соответствующими входами всех последующих элементов И группы первого канала, выходы элементов И группы первого канала и выходы элементов И второй группы всех остальных каналов являются группами выходов блока.

1% . . .

.3f,

ff