Кольцевая система для обмена информацией Советский патент 1990 года по МПК G06F13/14 

Изобретение относится к вычислительной технике и может быть использовано в качестве локальной сети ЭВМ, распределенных систем автоматизации проектирования (САПР) и автоматизации учрежденческой деятельности с использованием персональных профессиональных электронных вычислительных машин (ППЭВМ) .

Цель изобретения - повышение пропускной способности системы.

На фиг. 1 представлена блок-схема устройства передачи и приема информации системы; на фиг. 2-4 - функциональные схемы накопителя информации,

распределителя импульсов и узла передачи информации; на Аиг. 5-8 - блок- схемы обобщенного алгоритма Функционирования, алгоритма основного цикла работы, режимов приема и выдачи пакетов; на фиг. 9-10 - временные диаграммы работы буфера передачи при формировании и передаче пакета данных.

Устройство содержит приемник 1, переключатель 2, передатчик 3, буферный узел (буфер) 4 передачи (для формирования пакетов данных и передачи их в последовательном коде), триггер 5 приема, накопитель 6 информации, распределитель 7 импульсов, дешифраор 8, триггер 9 передачи, элемент ЛИ 10, постоянную память И, узел 12 управления, блок 13 регистров связи с абонентом, реле 14 контроля напряжения питания,,

Накопитель 6 информации (фиг. 2) содержит счетчик 15 битов, регистр 16 сдвига (для преобразования послеовательного кода в параллельный), счетчик 17 адреса, элемент НЕ 18, триггер 19, элемент 20, шинные форми- рователи 21 и 22, элементы ИЛИ 23 и 24, память 25.

Распределитель 7 импульсов(фиг, 3) содержит тактовый генератор 26, эле- менты И 27 и 28s счетчик 29, переключатель скорости обмена информацией 30. Буферный узел (буфер) 4 передачи (фиг. 4) состоит из регистра 31 сдвига (для преобразования параллельного кода в последовательный), счетчика 32 битов элемента И 33, триггера 34 (разрешения передачи), триггера 35 (разрешения записи информации в буфер передачи), счетчика 36 адреса, элементов И 37 и 38, памяти 39 (для формирования пакета).

Переключатель 2 состоит из элементов И 40 и 41 и элемента НЕ 42 Фиг. I.

Устройство работает в двух режимах: режим транзита пакетов и режим передачи пакетов. В обоих режимах вся информация, поступающая из канала (линия) связи, всегда направляется в накопитель 6 информации.

Режим транзита пакетов. Устройство (станция) обычно находится в режиме транзита и выступает в этом случае в качестве ретранслятора-усилителя . При этом информация проходит через приемник 1 и передатчик 3, и одновременно поступает в накопитель 6. При приеме признака начала пакета триггер 5 сигнализирует об этом узлу 12 выставлением запроса на прерывание, т.е. предоставляет возможность программно проанализировать что за пакет поступает с. линии. По заданному в формате пакета адресу станции - получателя производится анализ этого адреса на предмет совпадения с собственным. Если программа станции определит, что поступающий пакет адресован ей, оьа отключает транзит через станцию до окончания приема всего пакета в накопитель 6. При приеме признака конца пакета состояние транзита восстанавливается,,

5

0

5

0

5

0

5

0

5

Режим передачи сообщений.

Суть работы станции заключается в том, что она не передает сообщения в канал связи до тех пор, пока ее кольцевой тракт не освободится, т.е. пока станцию не пройдет полностью очередной пакет. Если ojr подключенного к станции абонента поступает пакет данных, станция проверяет состояние кольцевого канала на предмет его занятости проходящим транзитным пакетом. Если канал оказывается свободным, станция отключает состояние транзита, после чего пакет, готовый к передаче, передается в канал связи. По завершении передачи пакета производится анализ состояния накопителя 6. Если во время передачи в кольцо собственного пакета из канала связи были приняты другие пакеты, то они анализируются и при необходимости передаются далее в канал аналогичным образом. После f освобождения накопителя 6 станция восстанавливает состояние транзита.

Если к моменту передачи через станцию передается транзитный пакет, станция дожидается его концевого маркера и производит описанные выше действия.

Этот режим может использоваться для очистки сети от пакетов с нарушенной структурой, так как в момент нахождения таких пакетов в накопителе станции программа может анализировать их структуру

Комбинация двух режимов - транзит и передача - позволяет программе станции выдавать пакеты в канал связи и принимать адресованные пакеты ей из канала. Правила обмена информацией в сети и форматы пакетов определяются выбранным алгоритмом программы-.

Примером может служить одна из реализаций алгоритма, примененная в варианте станции Эстафета-03.

В формате пакета предусмотрены следующие поля: адрес станции-получателя; адрес станции-отправителя; длина пакета; данные; контрольная сумма.

Максимальная длина пакета зависит от выбранного размера буфера в памяти (256 байт). В рассматриваемом варианте программы максимальная длина пакета составляет 1/3 часть емкости буфера.

В основе вычисления контрольной суммы в данной реализации программы заложена свертка по модулю два, хотя

5155

можно применить любой другой алгоритм Принявшая пакет станция проверяет правильность контрольной суммы и посылает отправителю квитанцию. Приняв подтверждающую квитанцию, станция-отправитель уничтожает копию посланного пакета в своем буфере. В противном случае этот пакет передается повторно. Число повторных передач может быть лимитировано и в случае истечения счетчика повторов может быть выдана диагностическая информация подключенному к станции абоненту.

В состав функций сети включены процедуры самодиагностики, заключающиеся в том, что в сети периодически циркулируют диагностические пакеты. Цель посыпки - контроль целостности кольцевой линии связи, контроль наличия и состояния функционирующих в сети станций.

Постоянная (перепрограммируемая) память (ПЗУ) 11 и узел 12 в совокупности составляют блок управления, ко- торый функционирует в соответствии с алгоритмом управляющей программы, хранящейся в ПЗУ 11, и типом оборудования абонента (пользователя), подключенного к блоку 13; в частности, могут быть использованы ПЗУ с ультрафиолетовым стиранием (серия К573) и микропроцессор типа К1810ВМ86, КМ1810УМ88 или 880Д. Оперативная память блока управления использует память накопителя информации, объемом от 4 4К до 16 Кбайт, причем накопитель 6 использует для своего буфера 256 байт.

Таблица 1

10

О О

ем в начало буфера)

03 Выбор ОЗУ

14 Разрешение передачи из буфера передачи (РП)

05 Запись в буфер

передачи (ЗП)

16 Отключение транзита (ОТ)

07 Разрешение транзита (РТ)

18 Выбор ПЗУ (при

инициализ ации устройства)

Для связи узла 12 с различными бло ками устройства используется 16-ти разрядная шина данных ШД и управляющие сигналы: ЗПР1-ЗПРЗ запросы на прерывание 1-3, назначение сигналов ЗПР1-ЗПРЗ указано в табл. 2; ЗЗХ - запрос захвата шин; РЗХ - разрешение захвата шин.

25

35

i

Таблица 2

Изобретение относится к вычислительной технике и системам передачи данных, предназначена для построения локальных сетей, обеспечивающих информационное взаимодействие вычислительного оборудования: В гибких автоматизированных производствах и системах /ГАП, ГАПС/

в системах автоматизированного управления производством и технологическими процессами

в системах автоматизации учрежденческой деятельности

в системах автоматизации проектирования /САПР/. Цель изобретения - повышение пропускной способности системы. Цель достигается тем, что в кольцевую систему, каждое из устройств которой содержит приемник, переключатель, передатчик, два триггера, накопитель информации, распределитель импульсов, дешифратор, элемент "ИЛИ", постоянную память, узел управления, блок регистров связи с абонентом, реле контроля напряжение, в каждое устройство введен узел буферной передачи, включающий сдвиговый регистр, два счетчика, два триггера, три элемента "И, память. 2 з.п. ф-лы. 10 ил. 2 табл.

В качестве блока 13 может быть использована БИС контроллера последовательного или параллельного интерфейса (серия КР580), с помощью которой, в зависимости от выбранной конкретной схемы, может быть реализован обмен информацией с абонентом.

Из адресного пространства 1 Мбайт микропроцессора, в соответствии со спецификой его применения в устройстве, используется адресное пространство 128 Кбайт.

Адресная шина АО используется для выбора младшего байта данных из памяти. Адресные шины А1-А13 адресуют ПЗУ 11 и память 25, А14-А15 используются для выборки ПЗУ, памяти 25 и выработки команд управления в соответствии с табл. 1.

40

45

50

55

Процедура прямого доступа в память используется в процессе приема инфор мацйи в буфер накопителя ч описана | ниже.

При подаче напряжения питания на устройство срабатывает реле 14 и линия связи подключается на вход приемника 1. При появлении в линии связи стартового нулевого бита устанавливается триггер 5.

Этот сигнал поступает з узел 12 как запрос на прерывание ШР1, сообщая управляющей программе о начале приема пакета информации по каналу связи. Информация с выхода приемника ,1 поступает также на переключатель 2.

В зависимости от состояния тригге- ра 9 переключатель 2 пропускает сигналы с выхода приемника 1 на вход передатчика 3 (режим Транзит) или с выхода буфера 4 передачи на вход передатчика 3 (режим Передача).

Буфер 4 передачи (фиг,, 4) предназначен для преобразования информации из параллельного кода в последовательный, формирования пакета данных и выдачи его на вход передатчика для дальнейшей передачи в кольцо (в линию) .

Буфер передачи имеет два режима работы: режим записи ( Формирование пакета) и режим передачи

Режим записи.

Информация от абонента., обработанная программой (микропроцессором) и предназначенная для передачи в линию, поступает побайтно с шины данных на регистр 31 сдвига,, где преобразуется в последовательную форму. Одновремен - но с появлением на шине данных1 байта дешифратор 8 вырабатывает сигнал ЗП, который осуществляет запись байта в регистр. Сдвиг информации (преобразование в последовательную форму) и ее запись в память 39 буфера передачи осуществляется импульсами с частотой F , которые формируются

в распределителе 7. I

Временные диаграммы синхронизации записи приведены на сЬиг. 9.

Сигналом ЗП дешифратора устанавливается в режим Запись триггер 35, С инверсного выхода триггера 35 поступает разрешение работы на вход счетчика 32, который контролирует количество бит информации, записанной в память 39,3 и осуществляет сброс триггера 35 в исходное состояние гюс- ле записи байта информации. Этим же

5

0

5

0

5

0

5

0

5

сигналом осуществляется обращение к памяти 39.

С прямого выхода триггера записи вырабатывается сигнал ЗП, разрешающий прохождение импульсов синхрони- зации записи в распределителе 7,а также - прохождение импульсов записи через лемект И 37 на вход выбора режима работы памяти 39.

При формировании пакета счетчик 36 последовательно наращивается, тем самым обеспечивая запись каждого бита информации, поступающей в последовательном коде с выхода регистра 3 сдвига на информационный вход памяти.

После записи байта информации счетчик 32 вырабатывает импульс сброса, который приводит триггер 35 в первоначальное состояние.

Счетчик 36 не сбрасывается; запись первого бита нового байта пакета производится в следующую адресную ячейку.

Запись данных в память продолжается с наращиванием адреса до тех пор, пока не будет сформирован пакет нужной длины. Окончание формирования пакета отслеживается программой.

Режим передачи.

При возникновении необходимости выдачи информации в канал связи на выходе дешифратора 8 появляется сигнал РП, который сбрасывает счетчик 36 буфера передачи, устанавливает триггер 34 в режим Передача, снимая запрос на прерывание ЗПР 3 и разрешая обращение к памяти 39, и вырабатывает сигнал РП (разрешение передачи) .

После получения сигнала РП буфер 4 функционирует независимо от программы (микропроцессора). Автономность работы буфера передачи, т.е. независимость скорости передачи от программной синхронизации, позволяет повысить скорость передачи в линию по сравнению с прототипом.

Работа схемы (буфера передачи) в режим передачи иллюстрируется временной диаграммой фиг. 10.

В случае отсутствия прохождения мимо станции чужого пакета или приема пакета из линии, на счетчик 36 и элемент И 37, который управляет выбором режима работы памяти 39s поступают импульсы синхронизации передачи (частота F. ).

На выходе из памяти 39 считывается информация (сформированный пакет) в последовательном коде, которая передается на переключатель 2 и далее передатчиком 3 в линию.

Счетчик 32 во время передачи осуществляет контроль конца пакета. При появлении на выходе памяти концевика пакета - двух байтов FF на выходе счетчика появляется импульс, осуществляющий сброс триггера 34 и счетчика адреса 36.

Сигнал с инверсного выхода триггера 34 является запросов на прерывание ЗПР 3, который сообщает микропроцессору об окончании передачи пакетов.

Сигнал РП перестает бытъ активным и запрещает в распределителе 7 формирование импульсов синхронизации пере- дачи (частота F/).

Распределитель 7 (фиг. З) предназначен для выработки тактирующих сигналов всех узлов устройства, в том числе и для питания тактового входа микропроцессора. Кварцованный генератор 26 имеет прямой и инверсный выход основной частоты F и F.

На элементах И 27 и 28 реализована схема формирования сигнала синхрони- зации буфера передачи. Сигнал ЗП разрешает прохождение импульсов основной частоты F для синхронизации записи при формировании пакета в буфере 4 передачи.

Если через устройство не проходит пакет (режим Транзит), в буфере передачи сформирован пакет и получен сигнал на передачу (сигналы Транзит и Разр. Прд. активные), на выход распределителя 7 поступают импульсы синхронизации передачи, частота которых (F2) получена делением основной частоты (F) счетчиком 28 и установлена переключателем 30.

Этой же частотой (F.) осуществляется синхронизация приема информации из линии в накопитель 6.

Накопитель 6 информации (фиг. 2) предназначен для приема последовательной информации от приемника 1, преобразование ее в параллельную форму, записи в буферную зону памяти 25 по последовательным адресам и выдачи признака конца пакета информации (сигнал Конец пакета). В качестве буферной зоны используется 256 байт общей оперативной памяти 25. Последовательно-параллельным преобразовате

Q

«j

Q

5

0

д г

п

5

лем явлчется регистр 16, тактируемым из распределителя 7. Прием очередного бита в регистр 16 происходит в середине длительности бита, что обеспечивает надежный прием при несинхронной работе тактовых генераторов принимающей и передающей станций.

СчетЧик 15 после приема последнего бита байта вырабатывает запрос на прямой доступ в память ЗЗХ и наращивает адрес по входу счетчика 17. Сигнал разрешения прямого доступа РЗХ устанавливает в исходное состояние счетчик 15, открывает шинные формирователи 2 и 22, вырабатывает, сигнал выборки памяти 25, который через элемент ИЛИ 23 поступает на вход выборки памяти 25. Этот же сигнал через элемент НЕ 18 поступает на вход триггера 19, который вырабатывает сигнал разрешения записи, который через элемент ИЛИ 24 поступает на вход разрешения записи памяти 25.

При поступлении из канала байта FF, который является признаком конца пакета, и при записи этого байта в память вырабатывается сигнал Конец пакета с выхода элемента И 20. Этот сигнал сбрасывает триггер 5. Тем самым снимается запрос прерывания ЗПР1, что сообщает узлу 12 о конце приема пакета и возможности выйти на передачу собственной информации или транзитного пакета, оказавшегося в буфере приема памяти 25 накопителя 6. I Формула изобретения

формации системы, контакты реле соединены с входом приемника и выходом Передатчика, выход приемника подключен к установочному входу триггера приема, информационному входу накопителя и первому информационному входу переключателя, выходом соединенного с входом передатчика управляющий вход переключателя подключен к выходу триггера передачи, инйормационный вход-выход узла управления подключен через шину данных к информационному входу-выходу накопителя, выходу постоянной памяти и информационному входу-выходу блока регистров связи с абонентом, группы входов я выходов информационных и управляющих разрядов которого являются входом-выходом устройства для подключения к информационно-управляющему входу-выходу соответствующего абонента системы, а адресный вход - через адресную шину соединен с адресным выходом узла управления, адресными входами накопителя, постоянной памяти и информационным г входом дешифратора, управляющий вход- выход узла управления соединен через управляющую шину с управляющими входами-выходами накопителя и блока регистров связи с абонентом, прямым и инверсным выходами триггера приема, управляющим входом дешифратора, группа выходов которого подключена к разрешающему входу постоянной памяти, первому и второму входам режима накопителя , установочному и сбросовому входам триггера передачи, выход накопителя соединен с входом сброса триггера приема, инверсным вьходом ПОДКЛЮ

ченного к первому входу элемента ИЛИ, отличающаяся тем, что, с целью повышения пропускной способности системы, в каждое устройство передачи и приема информации системы введен буферный узел передачи, причем информационный вход буферного узла передачи соединен через шину данных с информационным -входом-выходом узпа управления, а первый выход подключен к второму информационному входу переключателя, входы записи и разрешения выдачи буферного узла передачи соединены с группой выходов дешифратора, тактовый вход буферного узла передачи соединен с первым выходом распределителя импульсов, первый и второй входы разрешения которого соединены соответственно с вторыми и третьими

0

5

.Q

0

5

выходами буферного узла передачи, четвертый выход которого соединен через шину управления с управляющим входом-выходом узла управления и вторым входом элемента ИЛИ, выход которого соединен со сбросовым входом триггера передачи, второй выход и вход режима распределителя импульсов соединены соответственно с тактовым входом накопителя и выходом триггера передачи.

5

50

5

ным входам и входом операции памяти, вход обращения которой соединен с выходом третьего элемента И, второй выход счетчика битов соединен с входом сброса второго триггера, установочный вход которого соединен с входом записи буферного узла передачи, а прямой выход является вторым выходом буферного узла передачи и соединен с вторым входом второго элемента И, инверсный

выход второго триггера соединен с BTO рым входом разрешения счетчика битов и первым входом третьего элемента И, второй вход которого соединен с четвертым выходом буферного узла передачи и инверсным выходом первого триггера, прямой выход которого является третьим выходом буферного узла передачи, выход первого элемента И соединен с входом сброса счетчика адреса.

Згъ

11

29

Разр. Под,

Транзит

Фиг.З

Ьп

Синхронизация блока рееис/лрой

vCfojtf са5онен- 9 том

Ъ

28

Сначала п

L

Н

Подготовка

таблиц и рабочих областей

1

Установка режимов аппаратуры

1

Включение транзита

I

Вычисление

собственного

адреса

Основной цикл

- , х Выход по отклю- - - -Ц питаний

п

Начало работы по подаче питания

Фие.5

J Ввод от подключеннаео оборудования

Да

Формирование яви/пан- цьш

BcSoStmdettug

Вы 8в на

подключенное

а

выдаче, 6

КОЛЬЦО

Фие.7

ЛЛЛЛЛЯЛ.

)П

Зп

Пересылка пакета 8

ёуфер пере- дачи.

Выход

Редактор Л. Пчолинская Техред М.Дидык

Заказ 274Тираж 564Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035,, Москва Ж-35, Раушская наб„, д. 4/5

иишшшг

д

&

SUIT

Фив. 9,

Лие.Я

Корректоре. Ципле