Частотно-фазовый селектор Советский патент 1974 года по МПК H03K5/18 

1

Изобретение относится к вычислительной технике и может быть использовано в устройствах для а1втоматического упра влеяия и регулирования с частотно-ийшульсным представлением информации.

В известных устройствах используют пересчетные схемы с временными задержками на peaKTKBiHbix элементах.

Однако из1вестные устройства имеют сложную схему.

Целью изобретения л-вляется упрощение устройства.

Для этого входы селектора соединены -через схему «ИЛИ со входам триггера обратной связи, вход установки «О которого подключен к выходу селектора, а выход триггера соединен с шиной сброса триггеров.

Изобретение пояснено чертежами.

На фиг. 1 Приведена блок-схема селектора; на фиг. 2 - ;времен1ные диагра м мы.

Частотно-фазовый селектор содержит схему «ИЛИ 1, схему 2, триггер обратной связи 3, импульсно-лотенциальиые триггеры 4 (п триггеров).

Селектор работает следующим образом.

В исходном состоянии на единичных выходах триггеров 4 действует логический нуль, а на выходах схем «ИЛИ 1 и «И-НЕ 2 - логическая единица. В -момент времени ti (см. фиг. 2) первый имнульс -последовательности f/a поступает на вход триггера 4-1 и, пройдя через схему «ИЛИ 1, на щход триггера 3, устанавливая на их единич-ных выходах высокий нов-енциал. Управление -триггерами 4 осуществляется путем подачи на их входы нулевых потенциалов.

Затем поступающие имнульсы последовательностей t/б, устанавливают на единичных выходах триггеров - 4(п-1) высокий потенциал и -подтверждают состояние тр-иггера 3.

Наконец, импульс последовательности t/r, имеющий низшую частоту, устанавливает высокий потенциал и на единичном выходе триггера 4 п. С этого момента триггеры - на единичных выходах имеют высокие потенциалы, которые подаются на входы схемы 2, вследствие чего на ее выходе устанавливается низкий -потенциал, который подается на вход уста-новки «О триггера обратной связи 3.

Так как в это же время импульс -по-следовательности Uf, пройдя через схему «ИЛИ 1,

поступает на вход установки «Ь триггера 3, который принимает состояние двух логических единиц на своих выходах. Таким образом триггер 3 не может возвратить триггеры 4 в исходное состояние в течение времени дейстВИЯ выделяемого импульса.

По прекращении выделяемого импульса последовательности t/r «а триггер 3 действует низкий потенциал только на .входе установки «О и в.следста;ие этого на его единичном выходе устанавливается иизкий уровень, который поступает на общую шину сброса, и возвращает триггеры 4 в исходное состояние, формируя тем самым задний фронт выделяемого импульса на выходе схемы «ИЛИ 1.

В интервале времени (см. фиг. 2) селектор работает соот1ветственно приведенному описанию, в .момент (времени з происходит смена выделяемой последовательности U на /б, так как она с этого момента имеет низшую частоту.

Случай, когда на входы селектора поступают импульсные последовательности С/а г, равные по частоте следования импульсов, но сдвинутые по фазе, представлен на диаграммах с момента времени 4- При этом на выходе селектора выделяется последовательность С/3, имеющая наибольшее отставание по фазе.

Предмет изобретения

Частотно-фазовый селектор, содержащий п импульсно-потенциальных триггеров, входы установки «1 которых являются входами устройства, а входы установки «О соединены параллельно и образуют общую шину сброса

триггеров в исходное состояние, схему «И, выход которой является выходом устройства, а входы ее соединены с единич1НЫ;Ми выходами триггеров, и цепь обратной связи, отличающийся тем, что, с целью упрощения

устройства, входы селектора соединены че)рез схему «ИЛИ с входом триггера обратной связи, вход установки «О которого подключен к выходу селектора, а выход триггера обратной 10ВЯЗИ соединен с шиной-сброса триггеров.

L

Г 1

Т

1

г о

L