Цифровой интегратор Советский патент 1976 года по МПК G06J1/02 

а выходом - с входом узла формирования выходных приращений и входом регистра остатка.

Схема нредлагаемого цифрового интегратора представлена на чертеже.

Блок 1 нодынтегральной функции имеет внешнюю входную шину 2 прираш,ений подынтегральной (функции, первый сумматор 3, регистр 4 подынтегральной функции, первый коммутатор 5 и первый элемент «ИЛИ 6. Блок нодынтегральной функции предназначен для получения на каждом шаге решения значений подынтегральной функции. Коммутатор 5 имеет два информационных канала комммутации, по одному из которых осуществляется непосредственная связь сумматора 3 через элемент «ИЛИ 6 с входом регистра 4 подынтегральной функции, по второму - с входом блока 7 переключения мажоритарноного органа. Выход регистра 4 нодынтегральной функции соединен с одним из входов сумматора 3, второй .вход которого связан с внешней шиной 2 приращений нодынтегральной функции. Блок 8 интегрирования имеет внешнюю Входную шину 9 нриращений переменной интегрирования.

Блок 10 квантования содержит второй сумматор И, регистр 12 остатка, узел 13 формирования выходных нриращений, а также второй коммутатор 14 и второй элемент «ИЛИ 15. Блок квантования осуществляет квантование приращений интеграла. Коммутатор 14 имеет два информационных канала коммутации, по одному из которых осуществляется непосредственная связь выхода сумматора И через элемент «ИЛИ 15 с входом регистра 12 остатка, по второму - с входом блока 7 переключения мажоритарного органа. Выход регистра остатка подключен к одному из входов сумматора 11, другой вход которого соединен с выходом блока 8 интегрирования, выход элемента «ИЛИ 15 - к входу узла 13 формирования выходных нриращений, выход которого соединен с внешней шиной 16 приращений интегратора.

Блок 7 переключения мажоритарного органа содержит элемент «ИЛИ 17, мажоритарный орган 18, внещнюю выходную шину 19, схему 20 сраънеция, внешние входные шины 21 мажоритарного органа 18, внешнюю выходную шину 22, третий ком.мутатор 23 и схему 24 синхронизации. Входы элемента «ИЛИ 17 соединены с нервыми выходами коммутаторов 5 и 14, выход же с одним из входов мажоритарного органа 18, внешней выходной шиной 19 и одним из входов схемы 20 сравнения. Выход мажоритарного органа 18 подключен к второму входу, схемы 20 сравнения и к информационному входу коммутатора 23, один ВЫХОД которого связан с одним из входов элемента «ИЛИ 6 блока подынтегральной функции, а другой - с одним из входов элемента «ИЛИ 15 блока квантования. Выход схемы синхронизации соединен с управляющими входами коммутаторов 5, 14 и 23.

Работает схема цифрового интегратора следующим образом.

Нечетный щаг решения. Схема 24 синхронизации вырабатывает на своих выходах такие нотенциалы, что коммутатор 5 осуществляет непосредственную связь выхода сумматора 3 с входом элемента «ИЛИ 17 и разрывает канал связи выхода коммутатора 5 с входом элемента «ИЛИ 6, коммутатор 14 - непосредственную связь выхода сумматора 11 с входом элемента «ИЛИ 15 и разрывает канал связи выхода сумматора 11 с входом элемента «ИЛИ 17, а третий коммутатор 23 - непосредственную связь выхода мажоритарного органа 18 с входом элемента «ИЛИ 6 блока 1 подынтегральной функции и разрывает канал связи выхода мажоритариого органа 18 с входом элемента «ИЛИ 15.

Новое значение нодынтегральной функции,

полученное на выхода сумматора 3, через

коммутатор 5, элемент «ИЛИ 17 поступает

на вход мажоритарного органа 18, на другие

входы мажоритарного органа - значения тех же нодынтегральных функций из резервных цифровых интеграторов. Восстановленное значение подынтегральной функции с выхода мажоритарного органа через коммутатор 23

проходит на вход элемента «ИЛИ 6, с выхода которого - в регистр 4 и на вход блока 8 интегрирования. На схеме 20 происходит сравнение информации с выхода мажоритарного органа и с выхода элемента «ИЛИ 17,

если коды отличаются друг от друга, то сигнал на выходной щине 22 фиксирует неисправность или сбой в данном цифровом интеграторе. После умножения на- переменную интегрирования в блоке 8 неквантованное

значение нриращения интеграла суммируется в сумматоре 11 с остатком интеграла, поступающим на второй вход этого же сумматора из регистра 12. Далее информация через коммутатор 14, элемент «ИЛИ 15 проходит в

регистр 12 и на узел 13, где формируется квантованное выходное приращение.

Четный шаг решения. Схема 24 синхронизации вырабатывает на своих выходах такие потенциалы, что коммутатор 5 осуществляет непосредственную связь выхода суммара 3 с входом элемента «ИЛИ 6 и разрывает канал связи выхода сумматора 3 с входом элемента «ИЛИ 17, коммутатор 14 - непосредственную связь выхода сумматора с

входом элемента «ИЛИ 17 и разрывает канал связи выхода сумматора 11 с входом элемента «ИЛИ 15, а коммутатор 23 - непосредственную связь выхода мажоритарного органа 18 с входом элемента «ИЛИ 15 блока 10 квантования и разрывает канал связи выхода мажоритарного органа 18 с входом элемента «ИЛИ 6.

Новое значение подынтегральной функции, полученное на выходе сумматора 3, через

коммутатор 5, элемент «ИЛИ 6 поступает

на вход блока 8 интегрирования. После умножения на переменную интегрирования, поступающую па входной шине 9, неквантованнос значение приращения интеграла суммируется в сумматоре И с остатком интеграла, поступающим на второй вход этого же сумматора из регистра 12. Далее информация через коммутатор 14, элемент «ИЛИ 17 подается на вход мажоритарного органа 18. На другие входы мажоритарного органа - значения тех же неквантованных нриращей интеграла из резервных цифровых интеграторов. Восстановленное значение неквантованного приращения интеграла мажоритарного органа через коммутатор 23 поступает на вход элемента «ИЛИ 15, а с выхода его - в регистр 12 и на вход узла 13, где формируется квантованное выходное приращение.

Таким образом, цифровой интегратор наряду с алгоритмом численного интегрирования реализует алгоритм восстановления информации. В каждом нечетном шаге решения схема синхронизации, нодавая соответствующие сигналы на коммутаторы интегратора, организует следующие соединения: первый сумматор - первый коммутатор - элемент «ИЛИ блока переключения мажоритарного органа - мажоритарный орган - третий коммутатор - элемент «ИЛИ блока подынтегральной функции - блок интегрирования - второй сумматор - второй коммутатор - элемент «ИЛИ блока квантования - узел формирования выходных приращений.

Б каждом четном шаге решения схема синхронизации, подавая соответствующие сигналы на коммутаторы, организует следующие соединения: первый сумматор - первый коммутатор - элемент «ИЛИ блока подынтегральной функции - блок интегрирования - второй сумматор второй коммутатор элемент «ИЛИ блока переключения мажоритарного органа - мажоритарный орган - третий коммутатор - элемент «ИЛИ блока квантования - узел формирования выходных приращений. Данные соединения позволяют в течение двух шагов решения в разрыв цепи обратной связи блока подынтегральной функции (нечетный шаг) и блока квантования (четный шаг) подключать мажорИтарный огран, на внешние выходы которого подается информация с выходных шин блока переключения мажоритарного органа резервных интеграторов. Таким образом, в течение двух шагов решения в цифровом интеграторе происходит полное восстановление информации.

Кроме того, исправленная информация с выхода мажоритарного органа и с его собственного входа подается на схему сравнения, сигнал на выходе которой фиксирует ошибки или неисправности данного интегратора.

Формула изобретения

Цифровой интегратор, содержащий блок подынтегральной функции, состоящий из регистра подынтегральной функции и сумматора, вход которого соединен с выходом регистра блока подынтегральной функции, блок интегрирования, блок квантования, содержащий регистр остатка « сумматор, вход которого соединен с выходом регистра остатка, и узел формирования выходных приращений, отличающийся тем, что, с целью повышения надежности и помехозащищенности при построении интеграторов в виде больших

интегральных схем, в интегратор введен блок нереключения мажоритарного органа, содержащий мажоритарный орган, один из входов которого соединен с элементом «ИЛИ, другие входы - с внешними входными шинами,

один выход мажоритарного органа соединен с одним из входов схемы сравнения, другой вход которой соединен с выходом элемента «ИЛИ, а другой выход мажоритарного органа - с одним из входов коммутатора, с

другим входом которого соединен узел синхронизации, в блок подынтегральной функции

введены коммутатор, один из входов которого

соединен с выходом сумматора, а другой

вход - с выходом узла синхронизации блока

переключения мажоритарного органа, один из выходов коммутатора блока подынтегральной функции соединен с входом элемента «ИЛИ блока переключения мажоритарного органа, и элемент «ИЛИ, один вход которого соединен с выходом коммутатора блока подынтегральной функции, а другой-с выходом коммутатора блока переключения мажоритарного органа, а выход - с входом блока интегрирования и входом регистра подынтегральной функции, в блок квантования введены коммутатор, один вход которого соединен с выходом сумматора, а второй - с выходом узла синхронизации, а один из выходов соединен с входом элемента «ИЛИ блока переключения мажоритарного органа, и элемент «ИЛИ, соединенный своими входами с коммутатором блока квантования и коммутатором блока переключения мажоритарного органа, а выходом - с входом узла формирования выходных приращений и входом регистра остатка.