Оперативное запоминающее устройство Советский патент 1982 года по МПК G11C11/00 

() ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относится к запоминающим устройствам, выполненным в виде биполярных больших интегральных схем (БИС), и может быть использовано в современных ЦВМ и устройствах памяти.

Известны полупроводниковые оперативно-запоминающие устройства (ОЗУ), выполненные в виде БИС с матрицей запоминающих триггерных элементов.на основе биполярных переключающих транзисторов 1 .

Основные недостатки этих устройств - малый объем памяти и большсЛ размер кристалла, что обусловлено относительно большой площадью триггерного элемента.

Известно также оперативное запоминающее устройство, содержащее матричный накопитель на триггерных ячейках памяти с двумя адресными шинами в каждой строке, одна из которых подключена к соответствующему выходу дешифратора адреса, а другая - к соответствующему входу генератора выборки, и двумя разрядными шинами в каж дом столбце, подключенными к соответствующим выходам дешифратора разрядов и к эмиттерам эмиттерных повто рителей, коллекторы которых подключены к положительному полюсу источник ка питания, вход дешифратора разрядов подключен к одному выходу блока уп- : равления, управляющий выход - к одному входу выходного усилителя, другой выход блока управления подключен к другому входу выходного усилителя 2.

В этой схеме при выборке потенциал Y, адресных шин соответствующей строки определяется внутренним устройством дешифратора адреса, а потен циал разрядных шин Mj определяется потенциалом на базе эмиттерного повторителя и внутренним устройством.дешифратора разрядов. Поскольку дешифратор адреса и дешифратор разрядов ра-: ботают независимо друг от друга, совершенно независимо друг от друга флуктуируют потенциалы f и Ч, . Обус3Ьовленная этим существенная нестабильность разности потенциалов между словарной и разрядной шинами является причиной возникновения в схеме эффекта ложного срабатывания (смитывания из невыбраннрй ячейки.или записи, в невыбранную ячейку). : Цель изобретения - повышение быст родействия и надежности устройства. Указанная цель достигается тем, что устройство содержит в каждой стро ке матричного накопителя дополнительный инжекционный элемент памяти, эле мент согласования на транзисторе, доЬолнительный эмиттерный повторитель, делитель напряжения на резисторах и генератор тока, причем каждый допол- нительный инжекционный элемент памяти подключен к адресным шинам соответствующей строки, к генератору тока и эмиттеру транзистора элемента согласования, коллектор которого через резистор подключен к положительному полюсу источника питания и не- посредственно - к базе транзистора дополнительного эмиттерного повторителя, база транзистора элемента согласования подключена к эмиттеру транзистора дополнительного эмиттерйого повторителя и через делитель на пряжения, средняя точка которого под ключена к базам эмиттерных повторителей, - к шине нулевого потенциала. На чертеже изображена блок-схема устройства. Предлагаемая большая интегральная схема оперативного запоминающего устройства включает дешифратор 1 ад1 реса, дешифратор 2 разрядов, блок 3 управления, выходной усилитель , ге нераторы 5 выборки и матричный накопитель 6 на триггерных ячейкахпа мяти из m строк и k столбцов триггер ных ячеек 7 памяти. Ячейки каждой j-ой строки снабжены вумя адресными шинами 8, одна из которых подключена к дешифратору 1 адреса, а другая - к генератору 5 выборки. Ячейки каждого t- го столбца снабжены двумя разрядными шинами 9, подключенными к соответствующим выходам дешифратора 2 разрядов и к эмиттерам эмиттерных повторителей 10. В схему введе-ны элемент 11 согласования на транзисторе и дополнительный эмиттерный повторитель 12, генератор 13 тока, резистор lA и делитель напряжения из резисторов 15 и 16. Кроме того, в каждую строку ячеек накопителя вве2ден дополнительный инжекционный элемент 17 памяти, полностью соответствующий половинке триггерной ячейки памяти. Элемент 17 снабжен разрядной шиной 18, подключенной к генератору 13 тока и к эмиттеру транзистора элемента 11. согласования. Коллектор транзистора элемента 11 согласования через резистор I выведен на положительный полюс источника питания. На ртот же полюс выведен коллектор до-, полнительного эмиттерного повторите1ля 12. База дополнительного эмиттерного повторителя 12 подключена к коллектору транзистора элемента 11 согласования, а база транзистора элемента 11 согласования и эмиттер дополнительного эмиттерного повторителя 12 через делитель напряжения, средняя точка которого подключена к базам эми-ттерных пввторителей шине нулевого потенциала. При выборке строки дополнительный инжекционный элемент памяти передает потенциал выбранной строки на дополнительную разрядную шину 18. Шина 18 находится в состоянии постоянной выборки за счет подключения к ней генератора 13 токами потенциал с нее через элемент 11 согласования передается на делитель напряжения. При этом эмиттерный повторитель 12 и резистор lA служат для правильной трансляции потенциала дополнительной разрядной шины 18 на базы эмиттерных повторителей 10. Таким образом, потенциал разрядной шины определяется потенциалом адресной шины. Колебания потенциала адресной шины вызывают соответствующие из менения потенциала разрядных шин. Нестабильность .разности потенциалов между адресной и разрядными шинами при этом существенно уменьшается, и значительно улучшается надежность работы схемм.. Быстродействие схемы возрастает за счет уменьшения перепада напряжений между адресными шинами выбранной и невыбранной ячеек. Экспериментально установлено, что использование предлагаемой схемы уменьшает вероятность ложного срабатывания на 50 и обеспечивает увеличение быстродействия на 20%. Предлагаемое изобретение чрезвычайно важно с точки зрения его использования при изготовлении больших и сверхбольших интегральных схем, применяемых в оперативно-запоминающих устройствах вычислительных систем и в других областях народного хозяйства. Актуальность его обусловлена существенным увеличением быстродействия и надежности работы схемы. Формула изобретения Оперативное запоминающее устройство, содержащее матричный накопитель на триггерных ячейках памяти с двумя адресными шинами в каждой стро ке, одна из которых подключена к соответствующему выходу дешифратора ад реса, а другая - к соответствующему входу генератора выборки, и двумя разрядными шинами в каждом столбце, подключенными к ссютветствующим выхо дам дешифратора разрядов и к эмиттерам эмиттерных повторителей, коллекторы которых подключены к положитель ному полюсу источника питания, вход (дешифратора разрядов подключен к одн .му выходу блока управления, управляю щий выход - к одному входу выходного усилителя, другой выход блока управления подключен к другому входу выходного усилителя, отличающееся тем, что, с целью повышеьмя быстродействия и надежности устройства, оно содерямт в каждой строке матричного накопителя дополнительный ин«екционный элемент памяти,элемент согласования на транзисторе,дополнительный эмиттерный повторитель, делитель напряжения на резисторах и генератор тока, причем каждый дополнительный инжекционный элемент памяти подключен к адресным шинам соответствующей строки, к генератору тока и эмиттеру транзистора элемента со-, гласования, коллектор которого через резистор подключен к положительному полюсу источника питания и непосредственно - к базе транзистора дополнительного эмиттерного повторителя, база транзистора элемента согласования подключена к эмиттеру транзистора дополнительного эмиттерного повторителя и через делитель напряжения, средняя точка которого подключена к базам эмиттерных повторителей к шине нулевого потенциала.. Источники информации, принятые во внимание прн экспертизе 1.Патент США IP 3636377, кл. .2, 1972. 2. Internationa) Papers. tSSCC, 1976, Febr. 20, pp. 188-189 (прототип).