УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ Российский патент 1995 года по МПК G06F17/12 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных системах при цифровой обработке сигналов для решения систем линейных алгебраических уравнений (СЛАУ).

Наиболее близким по технической сущности к предложенному является устройство, содержащее n вычислительных блоков первого типа и вычислительный блок второго типа [2] В этом устройстве производится выбор ведущего элемента.

При использовании для обеспечения достоверности получаемых при обработке информации результатов тестового периодического контроля, проводимого с помощью внешних программно-аппаратных средств, вероятность пропуска отказа блока обработки пропорциональна времени между тестовыми проверками (периоду контроля), при этом объем ошибочной информации, выдача которой происходит между тестовыми проверками, также пропорционален периоду контроля. Временные затраты на тестовую проверку определяются объемом теста, поэтому пропускная способность линейки из блоков обработки известных устройств находится в обратно пропорциональной зависимости от временных затрат на тестовые проверки. Вероятность обнаружения отказа с помощью тестовых проверок определяется разрешающей способностью теста и объемом аппаратуры, охваченной контролем. Время восстановления вычислительного процесса после обнаружения отказа блока обработки (получение достоверного результата на выходе устройства) пропорционально числу n блоков обработки устройства (длине n линейки устройств). Устройство при этом не обладает отказоустойчивостью, так как отказ любого блока обработки линейки приводит к отказу всего устройства.

Цель изобретения повышение надежности за счет организации контроля и резервирования и расширение функциональных возможностей за счет решения задач различных размерностей матриц.

Поставленная цель достигается тем, что в устройство, содеpжащее первый блок ввода 2 и блоки обработки 1 с первого по n-й, где n порядок решаемой системы линейных алгебраических уравнений, причем тактовый вход 29 устройства подключен к тактовым входам первого блока ввода и блоков обработки с первого по n-й, первый управляющий вход устройства соединен с первым управляющим входом первого блока ввода, введены второй блок ввода 3, с (n+1)-го по L-й блоки обработки 1 (где Ln+R, R число резервных блоков обработки 1), L комбинационных сумматоров 4, L-1 регистров 5, L узлов сравнения 6 группы, узел сравнения 7, L групп элементов ИЛИ 8 и 9, триггер 10, L+1 групп элементов И 11 и 12, элемент ИЛИ-НЕ 13 и элемент ИЛИ 14, причем тактовый вход 29 устройства подключен к тактовым входам блоков обработки 1 с (n+1)-го по L-й, второго блока ввода 3, триггера 10 и входам записи/считывания регистров 5 с первого по (L-1)-й, информационные входы 15 устройства подключены соответственно к информационным входам первого и второго блоков ввода, управляющие входы 16-21 с первого по шестой устройства подключены соответственно к первому управляющему входу второго блока ввода, первому управляющему входу первого блока обработки 1₁, к вторым управляющим входам первого и второго блоков ввода, второму, третьему и четвертому управляющим входам первого блока обработки 1₁, вход 30 единичного потенциала устройства подключен ко входам единичного потенциала блоков обработки 1 с первого по n-й, выходы первой группы и выходы, с первого по четвертый, а-го блока обработки (где а 1,n-1) подключены соответственно к информационным входам, первому, второму, третьему и четвертому управляющим входам (а+1)-го блока обработки, выходы первых групп а-го блока обработки 1 подключены соответственно к первым входам элементов И 11 а-й группы, выходы первых групп b-го блока обработки (где b n,L-1) подключены к информационным входам (b+1)-го блока обработки 1 и первым входам элементов И 11 b-й группы, выходы первой группы L-го блока обработки подключены соответственно к первым входам элементов И 11 L-й группы, выходы, с первого по четвертый, b-го блока обработки 1 подключены соответственно к управляющим входам, с первого по четвертый, (b+1)-го блока обработки 1, выходы первого 2 блока ввода подключены к информационным входам первой группы узла сравнения 7 и первым входам элементов И 12 (L+1)-й группы, выходы которых подключены соответственно к информационным входам первого блока обработки 1, выходы второго 3 блока ввода подключены к информационным входам второй группы узла сравнения 7, выход которого подключен к информационному входу триггера 10, выход которого подключен ко вторым входам элементов И 12 (L+1)-й группы и первому (инверсному) входу элемента ИЛИ 14, выход которого подключен к выходу 32 признака отказа устройства, вход 30 единичного потенциала которого подключен ко входам единичного потенциала блоков обработки 1 с (n+1)-го по L-й,вход 24 установки в исходное состояние устройства подключен ко входам установки в исходное состояние первого 2 и второго 3 блоков ввода, входы 23 порядка системы линейных алгебраических уравнений устройства подключены к управляющим входам групп первого 2 и второго 3 блоков ввода, управляющим входам первых групп блоков обработки 1 с первого по L-й и информационным входам первых групп узлов сравнения 6 группы, выходы второй группы l-го блока обработки (где l 1,L-1) подключены соответственно к первым входам элементов ИЛИ 8 l-й группы, выходы которых подключены соответственно к управляющим входам второй группы (l+1)-го блока обработки 1, управляющие входы группы 22 устройства подключены соответственно к управляющим входам второй группы первого блока обработки 1, выходы элементов И 11 групп с первой по L-ю подключены к соответствующим входам элементов ИЛИ 9 L-й группы, выходы которых подключены соответственно к выходам 33 результата устройства, пятый выход k-го блока обработки 1 (где k 1,L) подключен к k-му выходу признака отказа устройства 31 и инверсному информационному входу k-го комбинационного сумматора 4, выходы l-го комбинационного сумматора подключены к информационным входам l-го регистра 5 и информационным входам второй группы l-го узла сравнения 6 группы, выходы L-го комбинационного сумматора 4 подключены к информационным входам второй группы L-го узла сравнения 6 группы, выходы l-го регистра 5 подключены соответственно ко вторым входам элементов ИЛИ 8 l-й группы, выход k-го узла 6 группы подключен ко вторым входам элементов И k-й группы и входам элемента ИЛИ-НЕ 13, выход которого подключен ко второму входу элемента ИЛИ 14, k-й вход установки первой группы 25 устройства подключен к первому входу установки k-го блока обработки 1, k-й вход установки второй группы 26 устройства подключен ко второму входу установки k-го блока обработки 1, k-й вход установки третьей группы 27 устройства подключен к третьему входу установки k-го блока обработки 1, k-й вход блокировки 28 устройства подключен ко входу блокировки k-го блока обработки 1, выходы третьей группы k-го блока обработки 1 подключены соответственно к информационным входам группы k-го комбинационного сумматора 4.

Каждый блок обработки 1 содержит первый и второй вычислительные узлы 34 и 35, узел сравнения 36, триггер 37, с первого по третий узлы 38-40 элементов И, узел элементов ИЛИ 41 и элемент И 42, причем управляющие входы второй группы 49 блока обработки подключены соответственно к управляющим входам групп первого 34 и второго 35 вычислительных узлов, информационные входы 43, с первого по четвертый управляющие входы 44-47 и управляющие входы первой группы 48 блока обработки подключены соответственно ко входам группы первого узла 39 элементов И и соответственно ко входам группы второго узла 40 элементов И, выходы первой группы первого узла 39 элементов И подключены соответственно ко входам первой группы узла 41 элементов ИЛИ, выходы которого подключены соответственно к выходам первой группы 59, первому 60, второму 61, третьему 62 и четвертому 63 выходам блока обработки, выходы первой группы второго узла 40 элементов И подключены соответственно к информационным входам первой группы, управляющим входам первой группы и управляющим входам с первого по четвертый первого 34 и второго 35 вычислительных узлов, выходы группы, первый, второй, третий и четвертый выходы первого 34 вычислительного узла подключены соответственно ко входам первой группы узла сравнения 36 и входам группы третьего узла 38 элементов И, выходы которого подключены соответственно ко входам второй группы узла 41 элементов ИЛИ, выходы группы, первый, второй, третий и четвертый выходы второго вычислительного узла 35 подключены соответственно ко входам второй группы узла сравнения 36, выход которого подключен к информационному входу триггера 37, выход которого подключен ко входу третьего узла 38 элементов И, инверсному входу первого узла 39, входу второго узла 40 элементов И и пятому выходу 57 блока обработки, выходы вторых групп первого 39 и второго 40 узлов элементов И подключены соответственно к выходам второй 58 и третьей 56 групп блока обработки, первый 51 и второй 52 входы установки, тактовый вход 54 и вход блокировки 53 блока обработки подключены соответственно ко входу установки в "нуль" триггера 37, входу установки в "единицу" триггера 37, первому и второму (инверсному) входам элемента И 42, выход которого подключен к тактовым входам первого 34 и второго 35 вычислительных узлов и входу синхронизации триггера 37, третий вход установки 50 блока обработки подключен ко входам установки в исходное состояние первого 34 и второго 35 вычислительных узлов, вход единичного потенциала 55 блока обработки подключен ко входам единичных потенциалов первого 34 и второго 35 вычислительных узлов.

Каждый блок ввода 2(3) содержит группу регистров 64, группу триггеров 65, регистр 66, узел сравнения 67, четыре триггера 68-71, (2L+8) групп элементов И 72-79, девять элементов И 80-88, три группы элементов ИЛИ 89-91, пять элементов ИЛИ 92-96 и дешифратор 97, причем информационные входы 98 блока ввода подключены к информационным входам регистра 66, информационным входам первой группы узла сравнения 67 и первым входам элементов И 72 и 77 первой и второй групп, выход регистра 66 подключен к информационным входам второй группы узла сравнения 67 и первым входам элементов И 73, 74 и 75 третьей, четвертой и пятой групп, выход узла сравнения 67 подключен к первому входу первого элемента И 80, вторым входам элементов И 72 первой группы, вторым входам элементов И 73 третьей группы и первому входу второго элемента И 83, выходы элементов И 72 первой группы подключены соответственно к первым входам элементов ИЛИ 90 первой группы, выходы которых подключены соответственно к информационным входам первого регистра 641 первой группы, выходы элементов И второй 77, третьей 73, четвертой 74 и пятой 75 групп подключены соответственно ко вторым, третьим и четвертым входам элементов ИЛИ 90 первой группы и первым входам элементов ИЛИ 89 второй группы, выходы которых подключены соответственно к выходам блока ввода, первый управляющий вход 99 которого подключен к первым входам третьего 84 и четвертого 85 элементов И и первым (инверсным) входам пятого 86 и шестого 87 элементов И, второй управляющий вход 100 блока ввода подключен ко вторым входам третьего 84 и пятого 86 элементов И и вторым (инверсным) входам четвертого 89 и шестого 87 элементов И, выход первого элемента И 80 подключен к первому входу первого элемента ИЛИ 93, второй и третий вход и выход которого подключены соответственно к выходам седьмого элемента И 81, восьмого элемента И 82 и входу записи/считывания регистра 66, выход второго элемента И 83 подключен к первому входу второго элемента ИЛИ 94, выход третьего элемента И 84 подключен ко второму входу седьмого элемента И 81, первому входу третьего элемента ИЛИ 95 и информационному входу первого триггера 68, выход которого подключен к первому входу четвертого элемента ИЛИ 96, выход которого подключен к первым входам элементов И 76 шестой группы, выходы которых подключены соответственно ко вторым входам элементов ИЛИ второй 89 группы, выход четвертого элемента И 85 подключен ко второму входу первого элемента И 80, третьим входам элементов И первой 72 группы, вторым входам элементов И третьей 73 группы, первому входу второго элемента И 83 и информационному входу второго триггера 69, выход которого подключен ко второму входу четвертого элемента ИЛИ 96, выход пятого элемента И 86 подключен ко второму входу третьего элемента ИЛИ 95 и информационному входу третьего триггера 70, выход которого подключен ко вторым входам элементов И пятой 75 группы, выход второго элемента ИЛИ 94 подключен к информационному входу первого триггера 65₁ группы, выход шестого элемента И 87 подключен ко второму входу восьмого элемента И 82, вторым входам элементов И четвертой 74 группы, элементов И второй 77 группы, второму входу третьего элемента ИЛИ 95 и информационному входу четвертого триггера 71, выход которого подключен к третьему входу четвертого элемента ИЛИ 96, выход третьего элемента ИЛИ 95 подключен к первому входу девятого элемента И 88, выход которого подключен ко второму входу второго элемента ИЛИ 94, выход первого элемента И 80 подключен ко второму входу первого элемента ИЛИ 93, выходы 64 i-го регистра (i 1,L) подключены к информационным входам 64_i+1-го регистра группы и первым входам элементов И 78 (i+6)-й группы, выходы 64_L+1-го регистра группы подключены к первым входам элементов И 78 (L+7)-й группы, выходы элементов И 78 групп, с седьмой по (L+7)-ю, подключены соответственно ко входам элементов ИЛИ третьей 91 группы, выходы которых подключены соответственно ко вторым входам элементов И шестой 76 группы, выход 65i-го триггера группы подключен к информационному входу 65_i+1-го триггера группы и первому входу 79_i+9-го элемента И, выход (L+1)-го триггера 65 группы подключен к первому входу (L+10)-го элемента И 79, выходы элементов И 79, с десятого по (L+10)-й, подключены соответственно ко входам пятого элемента ИЛИ 92, выход которого подключен к третьим (инверсным) входам элементов И второй 77 и четвертой 74 групп, второму (инверсному) входу восьмого элемента И 82 и второму входу девятого элемента И 88, управляющие входы 101 группы блока ввода подключены ко входам дешифратора 97, j-й выход которого (где j1,L+1) подключен ко вторым входам элементов И 78 (j+6)-й группы и второму входу (j+9)-го элемента И 79, тактовый вход 102 блока ввода подключен ко вторым входам первого 80 и седьмого 81 элементов И, третьему входу восьмого элемента И 82, входам записи/считывания регистров группы 64, входам синхронизации триггеров группы 65, первого 68, второго 69, третьего 70 и четвертого 71 триггеров, вход установки в исходное состояние 103 блока ввода подключен ко входам установки в "нуль" всех триггеров и регистров.

Каждый вычислительный узел 34 (35) содержит две группы регистров 105 и 106, пять групп триггеров 107-111, два регистра 112 и 113, делитель 114, умножитель 115, вычитатель 116, узел сравнения 117, семь триггеров 118-124, 2L+11 групп элементов И 125-138, 9L+20 элементов И 139-158, семь групп элементов ИЛИ 159-165, тринадцать элементов ИЛИ 166-178 и дешифратор 179, причем информационные входы 180 вычислительного узла подключены соответственно к первым входам элементов И 125 первой группы и первым входам элементов И 135 второй группы, выходы элементов И 125 первой группы подключены к первым входам элементов ИЛИ 159 первой группы, выходы элементов И 135 второй группы подключены к первым входам элементов ИЛИ 163 второй группы, выходы элементов ИЛИ 159 первой группы подключены к информационным входам первого регистра 105₁ первой группы, выходы элементов ИЛИ 163 второй группы подключены к информационным входам первого регистра 106₁ второй группы, выходы первого регистра 105₁ первой группы подключены к информационным входам первой группы вычислителя 116, информационным входам первой группы делителя 114 и первым входам элементов И 127 третьей группы, выходы которых подключены к первым входам элементов ИЛИ 160 третьей группы, выходы которых подключены к информационным входам второго регистра 105₂ первой группы, выходы делителя 114 подключены к информационным входам первой группы умножителя 115 и первым входам элементов И 126 четвертой группы, выходы которых подключены ко вторым входам элементов ИЛИ 159 первой группы, выходы умножителя 115 подключены к информационным входам второй группы вычитателя 116, выходы которого подключены к первым входам элементов И 129 пятой группы, первым входам элементов И 132 шестой группы и входам первой группы узла сравнения 117, выходы первой группы, выходы второй группы и выход которого подключены соответственно к первым входам элементов И 130 седьмой группы, первым входам элементов И 133 восьмой группы и первому входу первого элемента И 143, выход которого подключен к первому входу первого элемента ИЛИ 167, выходы элементов И 129 пятой группы подключены ко вторым входам элементов ИЛИ 160 третьей группы, выходы элементов И 132 шестой группы подключены к первым входам элементов ИЛИ 162 четвертой группы, вторые входы и выходы которых подключены соответственно к выходам элементов И 133 восьмой группы и информационным входам второго регистра 112, выходы которого подключены ко входам второй группы узла сравнения 117, первым входам элементов И 131 девятой группы и первым входам элементов И 134 десятой группы, выходы элементов И седьмой 130, девятой 131 и десятой 134 групп подключены соответственно к третьим входам элементов ИЛИ 160 третьей группы и первым входам элементов ИЛИ 161 пятой группы, вторые входы и выходы которых подключены соответственно к выходам элементов И 128 одиннадцатой группы и выходам 189 группы вычислительного узла, выходы первого регистра 106₁ второй группы подключены к информационным входам второго регистра 106₂ второй группы, информационным входам второй группы умножителя 115 и информационным входам второй группы делителя 114, вход единичного потенциала 188 вычислительного узла подключен к первому входу второго элемента И 141, выход которого подключен к первому входу второго элемента ИЛИ 166, выход которого подключен к информационному входу первого триггера 107₁ первой группы, первый управляющий вход 181 вычислительного узла подключен ко второму входу второго элемента ИЛИ 166, первому входу третьего элемента И 148, первому (инверсному) входу четвертого элемента И 149, первому (инверсному) входу пятого элемента И 150 и первому (инверсному) входу шестого элемента И 152, вторые входы элементов ИЛИ 163 второй группы подключены соответственно к выходам элементов И 136 двенадцатой группы, выход первого элемента ИЛИ 166 подключен к информационному входу первого триггера 108₁ второй группы, второй управляющий вход 182 вычислительного узла подключен к первому входу седьмого элемента И 145, информационному входу первого триггера 109₁ третьей группы, первым входам восьмого 146 элемента И, девятого 147 элемента И и ко вторым (инверсным) входам третьего 148, четвертого 149, пятого 150 и шестого 152 элементов И, третий управляющий вход 183 вычислительного узла подключен ко второму входу седьмого 145 элемента И, информационному входу первого триггера 110₁ четвертой группы, второму входу восьмого 146 элемента И, второму (инверсному) входу девятого 147 элемента И, третьему входу четвертого 148 элемента И, третьему (инверсному) входу пятого 150 элемента И и третьему (инверсному) входу шестого 152 элемента И, четвертый управляющий вход 184 вычислительного узла подключен к третьему входу седьмого 145 элемента И, информационному входу первого триггера 111₁пятой группы, третьим (инверсным) входам восьмого 146 и девятого 147 элементов И, четвертым (инверсным) входам четвертого 149 и шестого 152 элементов И и четвертому входу пятого 150 элемента И, прямой выход седьмого элемента И 145 подключен ко вторым входам элементов И 135 второй группы, инверсный выход седьмого элемента И 145 подключен ко вторым входам элементов И 136 двенадцатой группы и второму входу десятого элемента И 144, выход восьмого 146 элемента И подключен к информационному входу первого триггера 118, первому входу третьего элемента ИЛИ 174 и первому входу четвертого элемента ИЛИ 175, выход девятого элемента И 147 подключен к информационному входу второго триггера 119, вторым входам элементов И 126 четвертой группы, второму входу четвертого элемента ИЛИ 175, выход которого подключен ко вторым входам элементов И 127 третьей группы, выход третьего элемента И 148 подключен к информационному входу третьего триггера 120 и второму входу третьего элемента ИЛИ 174, выход четвертого элемента И 149 подключен к информационному входу четвертого триггера 121 и третьему входу третьего элемента ИЛИ 174, выход пятого элемента И 150 подключен к информационному входу третьего триггера 120 и второму входу третьего элемента ИЛИ 174, выход четвертого элемента И 149 подключен к информационному входу четвертого триггера 121 и третьему входу третьего элемента ИЛИ 174, выход пятого элемента И 150 подключен к информационному входу пятого триггера 122 и четвертому входу третьего элемента ИЛИ 174, выход шестого элемента И 152 подключен к первому входу одиннадцатого элемента И 151 и первому входу двенадцатого элемента И 142, выход которого подключен к информационному входу шестого триггера 124, выход одиннадцатого элемента И 151 подключен к информационному входу седьмого триггера 123 и пятому входу третьего элемента ИЛИ 174, выход которого подключен ко вторым входам элементов И 125 первой группы, выход первого триггера 118 подключен к первому входу тринадцатого элемента И 139, выход которого подключен ко входу записи/считывания первого регистра 113, прямой выход второго триггера 119 подключен ко вторым входам элементов И 134 десятой группы, инверсный выход второго триггера 119 и выход третьего триггера 120 подключены соответственно ко вторым входам элементов И 128 одиннадцатой группы и первому входу пятого элемента ИЛИ 178, выход четвертого триггера 121 подключен к первым входам шестого 176 и седьмого 177 элементов ИЛИ, выходы которых подключены соответственно ко вторым входам элементов ИЛИ 132 шестой группы и первому входу четырнадцатого элемента И 140, выход которого подключен ко входу записи/считывания второго регистра 112, выход пятого триггера 122 подключен ко вторым входам элементов И седьмой 130 и восьмой 133 групп, второму входу седьмого элемента ИЛИ 177 и второму входу первого элемента И 146, выход шестого триггера 124 подключен ко второму входу пятого элемента ИЛИ 178, выход которого подключен ко вторым входам элементов И 129 пятой группы, выход седьмого триггера 123 подключен к третьему входу седьмого элемента ИЛИ 177 и вторым входам элементов И 131 девятой группы, выходы элементов ИЛИ 164 шестой группы подключены соответственно ко вторым входам элементов И 128 одиннадцатой группы, выход восьмого элемента ИЛИ 168 подключен к первому выходу 190 вычислительного узла, выход девятого элемента ИЛИ 169 подключен ко вторым входам девятого 144 и одиннадцатого 151 элементов И, выход десятого элемента И 144 подключен ко второму входу первого элемента ИЛИ 167, выход десятого элемента ИЛИ 170 подключен ко второму входу двенадцатого элемента И 142, выходы одиннадцатого 171, двенадцатого 172 и тринадцатого 173 элементов ИЛИ подключены соответственно ко второму 191, третьему 192 и четвертому 193 выходам вычислительного узла, выходы элементов ИЛИ 165 седьмой группы подключены соответственно ко вторым входам элементов И 136 двенадцатой группы, выходы k-го регистра первой группы 105 (где k 2,L-1) подключены к информационным входам (k+1)-го регистра 105 первой группы и первым входам элементов И 137 (k+11)-й группы, выходы L-го регистра первой группы 105 подключены к первым входам элементов И 137 (L+11)-й группы, выходы элементов И 137 группы с тринадцатого по (L+11)-й подключены к соответствующим входам элементов ИЛИ 164 шестой группы, выходы r-го регистра второй группы 106 (где r 2,L) подключены к информационным входам (r+1)-го регистра 106 второй группы и первым входам элементов И 138 (L+10+r)-й группы, выходы (L+1)-го регистра 106 второй группы подключены к первым входам элементов И 138 (2L+11)-й группы, выходы элементов И 138 группы (cL+12)-го по (2L+11)-й подключены к соответствующим входам элементов ИЛИ 165 седьмой группы, выход n-го триггера первой группы 107 (где n 1,L-1) подключен к информационному входу (n-1)-го триггера 107 первой группы и первому входу (14+n)-го элемента И 153, выход L-го триггера 107 первой группы подключен к первому входу элемента И 153 (L+14)-й группы, выходы элементов И 153 группы с пятнадцатого по (L+14)-й подключены ко входам восьмого элемента ИЛИ 168, выход первого триггера 108₁ второй группы подключен к информационному входу второго триггера 108₂ второй группы, прямой выход m-го триггера 108 второй группы (где m 2,L) подключен к информационному входу (m+1)-го триггера 108 второй группы и первому входу (L+13)-го элемента И 154, выход (L+1)-го триггера 108 второй группы подключен к первому входу (2L+14)-го элемента И 154, инверсный выход l-го триггера 108 второй группы (где l 2,L+1) подключен к первому входу (2L+13+l)-го элемента И 155, выходы элементов И 154 с (L+15)-го по (2L+14)-й и с (2L+15)-го по (3L+14)-й подключены соответственно ко входам девятого 169 и десятого 170 элементов ИЛИ, выход f-го триггера 109 третьей группы подключен к информационному входу (f+1)-го триггера 109 третьей группы (где f 1,2L+1), выход (2L+2)-го триггера 109 третьей группы (где h 1,d, d <l (L-2)/2 l ) подключен к первому входу (3L+h+14)-го элемента И 156, выходы элементов И 156 с (3L+15)-го по (3L+d+14)-й подключены ко входам одиннадцатого элемента ИЛИ 171, выход f-го триггера четвертой группы 110 подключен к информационному входу (f+1)-го триггера четвертой группы 110, выход (2h+2)-го триггера четвертой группы 110 подключен к первому входу (3L+14+2d+h)-го элемента И 157, выходы элементов И 157 с (3L+15+d)-го по (3L+14+2d)-й подключены ко входам двенадцатого элемента ИЛИ 172, выход f-го триггера 111 пятой группы подключен к информационному входу (f+1)-го триггера 111 пятой группы, выход (2h+2)-го триггера 111 пятой группы подключен к первому входу (3L+14+2d+h)-го элемента И 158, выходы элементов И 158 с (3L+15+2d)-го по (3L+14+3d)-й подключены ко входам тринадцатого элемента ИЛИ 173, тактовый вход 186 вычислительного узла подключен ко входам записи/считывания регистров первой 105 и второй 106 групп, вторым входам тринадцатого 139 и четырнадцатого 140 элементов И, входам синхронизации триггеров пяти групп 107-111 и триггеров с первого по седьмой 108-124, вход 187 установки в исходное состояние вычислительного узла подключен ко входам установки в "нуль" всех регистров и триггеров, управляющие входы 185 группы вычислительного узла подключены ко входу дешифратора 179, z-й выход которого (где z 1,L) подключен ко вторым входам элементов И 137 (z+12)-й группы, И 138 (L+11+z)-й группы, (z+14)-го элемента И 153, (L+14+z)-го элемента И 154 и (2L+14+z)-го элемента И 155, t-й выход дешифратора (где t1,d) подключен ко вторым входам (3L+14+t)-го элемента И 156, (3L+d+14+t)-го элемента И 157 и (3L+14+2d+t)-го элемента И 158.

Узел сравнения 117 содержит элемент сравнения 194, четыре группы элементов И 195-198, две группы элементов ИЛИ 199 и 200 и элемент НЕ 201, причем входы первой группы 202 узла сравнения подключены ко входам первой группы элемента сравнения 194, первым входам элементов И первой группы 195 и первым входам элементов И второй группы 198, выход элемента сравнения 194 подключен ко вторым входам элементов И первой группы 195, первым входам элементов И 196 третьей группы и входу элемента НЕ 201, выход которого подключен к первым входам элементов И 197 четвертой группы, вторым входам элементов И второй группы 198 и выходу 205 узла сравнения, входы второй группы 203 которого подключены ко входам второй группы элемента сравнения 194, вторым входам элементов И третьей группы 196 и вторым входам элементов И четвертой группы 197, выходы элементов И первой 195 и четвертой 197 групп подключены соответственно к первым и вторым входам элементов ИЛИ 199 первой группы, выходы которых подключены к выходам первой группы 204 узла сравнения, выходы элементов И второй 198 и третьей 196 групп подключены соответственно к первым и вторым входам элементов ИЛИ 200 второй группы, выходы которых подключены к выходам второй группы 206 узла сравнения.

На фиг.1 представлена структурная схема устройства; на фиг.2 структурная схема блока ввода; на фиг. 3 структурная схема блока обработки; на фиг.4 структурная схема вычислительного узла; на фиг.5 пример реализации узла сравнения; на фиг.6-14 таблицы 1.1-1.3, 2.1-2.6.

Устройство содержит L блоков обработки 1, где L n+R, n число основных блоков обработки, R число резервных блоков обработки, блоки ввода 2 и 3, L комбинационных сумматоров 4, L-1 регистров 5, L узлов сравнения 6, узел сравнения 7, L групп элементов ИЛИ 8, 9, триггер 10, L+1 групп элементов И 11 и 12, элемент ИЛИ-НЕ 13, элемент ИЛИ 14, информационный вход 15, управляющие входы 16-23, входы установки 24-27, входы блокировки 28, тактовый вход 29, вход 30 единичного потенциала, группу выходов 31 признака отказа, выход 32 признака отказа и выходы результата 33.

Каждый блок 1 обработки содержит вычислительные узлы 34 и 35, узел сравнения 36, триггер 37, три узла элементов И 38-40, узел элементов ИЛИ 41, элемент И 42, информационные входы 43, управляющие входы 44-49, входы установки 50-52, вход 53 блокировки, тактовый вход 54, вход 55 единичного потенциала и выходы 56-63.

Каждый блок ввода 2(3) содержит группу регистров 64, группу триггеров 65, регистр 66, узел сравнения 67, четыре триггера 68-71, группы элементов И 72-78, элементы И 79-88, группы элементов ИЛИ 89-91, элементы ИЛИ 92-96, дешифратор 97, информационные входы 98, управляющие входы 99-101, тактовый вход 102, вход 103 установки в исходное состояние и выходы 104.

Каждый вычислительный узел 34 (35) содержит группы регистров 105 и 106, группы триггеров 107-111, регистры 112 и 113, делитель 114, умножитель 115, вычислитель 116, узел сравнения 117, триггеры 118-124, группы элементов И 125-138, элементы И139-158, группы элементов ИЛИ 159-165, элементы И 166-178, дешифратор 179, информационные входы 180, управляющие входы 181-185, тактовый вход 186, вход 187 установки в исходное состояние, вход 188 единичного потенциала и выходы 189-193.

Узел сравнения 117 содержит узел сравнения 194, группы элементов И 195-198, группы элементов ИЛИ 199-200, элемент НЕ 201, входы 202 и 203, выходы 204-206.

Блок 2 (3) обладает возможностью реализации следующих функций:
A^j+1 где b^j a^j-1, если (α^j-1, β^j-1) (1,1)v(α^j-1,β^j-1,γ^j-1) (1,0,1)v(α^j-1,β^j-1,γ^j-n-2) (0,0,1)
γ^j
C^jгде a^j значение на входах 98 блока на j-м такте;
α^j и β^j значения соответственно на входах 99 и 100 на j-м такте;
A^j+1 значение на выходах 104 блока на (j+1)-м такте.

Каждый вычислительный узел 34 (35) блока обработки 1 обладает возможностью реализации функций:
U^j+2n+2 u^j,
V^j+2n+2 v^j,
W^j+2n+2 ω^j,
E^{j+nработы}, где u^j, v^j, ω^j и ε^j значения соответственно на входах 182, 183, 184 и 181 на j-м такте;
U^j, V^j, W^j и E^j значения соответственно на входах 191, 192, 193 и 190 на j-м такте,
A^j+1 где си, 0,0)∨
b^j-1=d^j-2/d^j-n-4 если α₂^j-2=(1,1,0)
d^j-1
c^j
ϕ^j
где
z^j
p^j где τ₁^j=α₁^j+1=(u^j,v^j,ω^j)=(1,1,1),
τ₂^j=α₂^j+1=(u^j,v^j,ω^j)=(1,1,0),
τ₃^j=α₃^j+1=(u^j,v^j,ω^j)=(1,0,0),
τ₄^j=α₄^j+1=(u^j,ε^j)=(0,1),
τ₅^j=α₅^j+1=(u^j,v^j,ω^j,ε^j)=(0,1,0,0),
τ₆^j=α₆^j+1=(u^j,v^j,ω^j,ε^j)=(0,0,1,0),
τj7

Блок ввода 2 (3) работает в четырех режимах, которые задаются комбинацией управляющих сигналов α и β подаваемых соответственно на выходы 99 и 100.

В первом режиме ( α,β ) (1,1) на выходе элемента И 84 формируется единичный сигнал, который открывает элемент И 81. При этом через элементы И 81 и ИЛИ 93 тактовый импульс подается на вход записи/считывания регистра 66, что обеспечивает запись в регистр 66 элемента а, подаваемого на вход 98. Информация из регистра 17_i (i ) записывается в регистр 17_i+1. Триггер 68 устанавливается в единичное состояние, с его выхода единичный сигнал через элемент ИЛИ 96 открывает элементы И 76. Содержимое регистра 17_n+1 через элементы И 76 и ИЛИ 89 выдается на выход 104 блока ввода 2 (3). В триггерах 65_i (i ) происходит циклическая перезапись информации (элемент И 88 открыт).

Во втором режиме ( α,β ) (1,0) на выходе элемента И 85 формируется единичный сигнал, который открывает элементы И 80, 83 и подается на входы элементов И 73. Входной элемент а, подаваемый на вход 98, сравнивается с содержимым регистра 66 в узле сравнения 67. Если < Рег. 66 > ≥ а, то на выходе узла сравнения 67 формируется нулевой сигнал, который открывает элементы группы И 72.

Входной элемент а через элементы И групп 72 и ИЛИ 93 записывается в регистр 64₁. Содержимое регистра 64_i (i ) записывается в регистры 64_i+1. Кроме того, нулевой сигнал с выхода узла сравнения 67 через элементы И 83 и ИЛИ 94 записывается в триггер 65₁. Содержимое триггера 65_i (i ) записывается в триггеры 65_i+1.

Если < Рег. 66 > < а то на выходе узла сравнения 67 формируется единичный сигнал, который подается на входы элементов И 80 и 83 и группы элементов И 73. Содержимое регистра 66 через группу элементов И 73 и ИЛИ 90 записывается в регистр 64. Входное данное а записывается в регистр 66, тактовый импульс через элементы И 80 и ИЛИ 93 подается на вход записи/считывания регистра 66. Единичный сигнал с выхода узла сравнения 67 через элементы И 83 и ИЛИ 94 записывается в триггер 65. Триггер 69 устанавливается в единичное состояние, что обеспечивает выдачу содержимого регистра 64_n+1 на выход 104.

В третьем режиме ( α,β ) (0,0) на выходе элемента И 87 формируется единичный сигнал, который подается на вход элемента И 82 и на входы группы элементов И 74 и 77. Если триггер 65 находится в единичном состоянии, то элемент И 82 открывается и разрешается запись входного данного а в регистр 66. Кроме того, открываются элементы И 74 и через элементы И 74 и ИЛИ 90 содержимое регистра 66 записывается в регистр 64₁. Информация из регистра 64_i (i ) записывается в регистр 64_i+1. Если триггер 65_n+1 находится в нулевом состоянии, то открываются элементы И 77. Входное значение а записывается регистр 64₁через элементы И группы 27 и ИЛИ 90. На выход 104 блока 2 (3) выдается содержимое регистра 64_n+1.

В четвертом режиме ( α,β ) (0,1). При этом на выходе элемента И 86 формируется единичный сигнал, который через элемент ИЛИ 95 открывает элемент И 88, что обеспечивает циклическую запись информации в триггерах 65_i (i ). Информация из регистра 64_i (i ) записывается в регистр 64_i+1. Триггер 70 устанавливается в единичное состояние и открываются элементы И 75. Содержимое регистра 66 выдается через элементы И 75 и ИЛИ 89 на выход 104 блока 2 (3).

Каждый вычислительный узел 34 (35) блока обработки работает в семи режимах, которые задаются комбинацией внешних управляющих сигналов (u, v, ω,ε ) и внутреннего управляющего сигнала ϕ, который формируется только в седьмом режиме работы в результате сравнения чисел на выходе 205 узла сравнения 194 в узле сравнения 117. Соответствующие значения управляющих сигналов ( i^j, v^j, ω^j ε^j ) и ϕ^j на j-м такте определяет управляющие сигналы α_i^j+1=τ_j^j=(u^j, v^j, ω^j, ε^j,ϕ^j), (i ), где i номер режима работы. Управляющий сигнал τ_i^j обеспечивает запись данных в регистр или триггер на j-м такте, а управляющий сигнал α_i^j+1 на (j+1)-м такте. На вход 188 постоянно подается единичный сигнал.

Управляющие сигналы u, v, ω и ε подаются соответственно на входы 182, 183, 184 и 181 и выдаются соответственно на выходы 191, 192, 193 и 190. При этом сигналы U, V и ω задерживаются на 2n+2 тактов соответственно триггерами 109_i, 110_i, 111_i (i ), а сигнал ε задерживается на n тактов триггерами 107_i (i ).

Первый режим работы вычислительного узла 34 (35) задается управляющими сигналами τ₁^j= (u^j, v^j, ω^j) (1,1,1) (значение управляющего сигнала ε на режим работы не влияет). На выходе элемента И 144 формируется единичный сигнал τ₁ на его инверсном выходе нулевой сигнал τ₁ которые подаются соответственно на входы элементов И 135, 136 и элемента И 143. При этом входной элемент a^j, подаваемый на вход 180, записывается в регистр 106₁ на (n+1) тактов через элементы И 135 и ИЛИ 163. Информация из регистра 106_i (i ) записывается в регистр 106_i+1. Аналогично информация записывается и в триггеры 107_i (i ) и 113_i (i ).

Второй режим работы задается управляющими сигналами α₂^j+1=τ₂^j (1,1,0). Управляющие сигналы τ₂^j и α₂^j+1 формируются соответственно на выходах элемента И 146 и триггера 118. Управляющий сигнал τ₂^j подается на входы элемента И 152, обеспечивая прохождение тактового импульса для записи информации в регистр 113 на (j+1)-м такте. Входной элемент a^jчерез элементы И 125 и ИЛИ 159 записывается в регистр 105₁ на n тактов. Содержимое регистра 105_i (i ) записывается в регистр 105_i+1. На выходе делителя 114 формируется значение a^j/a^j-1, которое на (j+1)-м такте записывается в регистр 1 13. Управляющий сигнал ε^j записывается в регистр 107₁. Информация в регистрах 106_i (i ) циклически переписывается. Аналогично записывается информация в триггерах 107_i (i и 113_i (i ).

Третий режим работы определяется управляющим сигналам τ₃^j=α₃^j+1= (u^j, v^j, ω^j ) (1,0,0). Управляющие сигналы τ₃^jи α₃^j+1 формируются соответственно на выходах элемента И 147 и триггера 119. Сигнал τ₃^jподается на входы элементов И 126, 127 и на вход элемента И 141. Сигнал α₃^j+1 подается на вход элементов И 134, а сигнал на вход элементов И 128. При этом в регистр 105₁ записывается содержимое регистра 113 через элементы И 126 и ИЛИ 159. Содержимое регистра 112 через элементы И 134 и ИЛИ 161 выдается на (j+1)-м такте на выход 189. Единичный сигнал, подаваемый на вход 188, через элементы И 141 и ИЛИ 165 устанавливает триггер 107₁ в единичное состояние. Информация из триггера 107_i (i ) записывается в триггер 107_i+1. Аналогично информация циклически переписывается в регистрах 106_i (i ) и триггерах 108 (i ).

В четвертом режиме работы подаются управляющие сигналы τ₄^j=α₄^j+1=( u^j,ε^j ) (0,1) (сигналы v_j и ω^j на режим работы не влияют). На выходах элемента И 148 и триггера 120 формируются соответственно управляющие сигналы τ₄^j и α₄^j+1 Управляющий сигнал τ₄^jподается на входы элементов И 125, управляющий сигнал α₄^j+1 на входы элементов И 129. При этом выходной элемент a^j записывается в регистр 105₁. На выходе умножителя 115 формируется произведение < Рег. 106₁ > < Рег. 113>, которое подается на вход вычитателя 116, на другой вход которого подается содержимое регистра 105₁, и на его выходе формируется значение < Рег. 105₁ >- < Рег. 106₁ > x< Рег. 113 >, которое на (j+1)-м такте через элементы И 129 и ИЛИ 160 записывается в регистр 105₂. Информация из регистра 105_i (i ) записывается в регистр 105_i+1. Содержимое регистра 105_n через элементы И 128 и ИЛИ 161 ( α₃= 1) выдается на выход 189. Аналогично информация записывается в регистры 106_i (i ), триггеры 107_i (i ) и 108_i (i ).

Пятый режим работы задается управляющими сигналами τ₅^j=α₅^j+1 (u^j,v^j,ω^j, ε^j) (0,1,0,0). На выходах элемента И 148 и триггера 121 формируются соответственно сигналы τ₅^j и α₅^j+1 Управляющий сигнал τ₅^j подается на входы элементов И 125. При этом в регистр 105₁ записывается входной элемент а^j, на выходе вычислителя 116 формируется значение < Рег. 105₁ > < Рег. 106₁ > ˙< Рег. 113 >), которое на (j+1)-м такте по управляющему сигналу α₅^j+1 через элементы И 131 и ИЛИ 163 записывается в регистр 112 (элемент И 140 открыт, и тактовый импульс подается на вход записи/считывания регистра 112). На выход 189 выдается содержимое регистра 105_n ( 1). Аналогично осуществляется запись информации в регистры 105_i (i ), 106_i (i ) и триггеры 107_i (i ) и 106_i (i ).

Шестой режим задается управляющими сигналами τ₆^j=α₆^j+1 (u^j,v^j,ω^j,ε^j) (0,0,1,0). На выходе элемента И 150 формируется сигнал τ₆^j, на выходе триггера 122 сигнал α₆^j+1 Управляющий сигнал α₅^j+1 подается на входы элементов И 132 и на вход элемента И 139. Сигнал τ₆^j, подается на входы элементов И 130, 133 и на входы элементов И 140 и 143. При этом в регистр 105₁ записывается входной элемент a^j, на выходе вычитателя 116 формируется значение А < Рег. 105₁ > < Рег. 106₁ > x < Рег. 113 >, которое подается на один вход узла 117, на другой вход которого подается содержимое В регистра 112. ЕслиВ|≥|А| то на первом выходе узла 117 выдается значение А, на втором выходе значение В и на третьем выходе сигнал ϕ^j 0. На (j+1)-м такте по сигналу α₆^j+1значение записывается через элементы И 130 и ИЛИ 160 в регистр 105₂, значение В записывается через элементы И 133 и ИЛИ 162 в регистр 112 и сигнал ϕ^j 0 через элементы И 143 и ИЛИ 166 в триггер 108₁. ЕслиВ|<|А| то на первом выходе узла 117 выдается значение В, на втором выходе значение А и на третьем выходе сигнал ϕ^j 1. На (j+1)-м такте по сигналу α₆^j+1 значение В записывается в регистр 105₂, значение А в регистр 112 и сигнал ϕ^j= 1 в триггер 108₁. Содержимое регистра 105_n выдается на выход 189 ( 1). Аналогичным образом информация записывается в регистры 105_i (i ), 106_i (i ) и триггеры 107_i (i ) 108_i (i ).

Седьмой режим работы определяется управляющими сигналами τ₇^j=α₇^j+1 u^j, v^j, ω^j, ε^j,ϕ^j ) (0,0,0,01). Сигнал τ₇^j формируется на выходе элемента И 151, сигнал на выходе триггера 123, сигнал α₇^j+1 на выходе триггера 124. Сигнал τ₇^j подается на входы элементов И 125, сигнал α₇^j+1 на выходы элементов И 131 и 132 и на вход элемента И 140, сигнал на входы элементов И 129. При этом в регистр 105₁ записывается элемент a^j, на выходе вычитателя 116 формируется значение А < Рег. 105₁ > < Рег. 106₁ > ˙ < Рег. 113 >, содержимое регистра 105_i (i ) записывается в регистр 105_i+1, содержимое регистра 105_n выдается на выход 189 ( 1). Если триггер 113_n+1 в нулевом состоянии ( ϕ^j= 0), то α₇^j+1 1 и значение А запишется в регистр 1052 на (j+1)-м такте через элементы групп И 129 и ИЛИ 160. Если триггер 113_n+1 в единичном состоянии, то α₇^j+1 1, значение А запишется в регистры 112 на (j+1)-м такте через элементы И 132 и ИЛИ 162, содержимое В регистра 112 через элементы И 131 и ИЛИ 160 запишется в регистр 105₂.

Узел сравнения 117 работает следующим образом. На входы 202 и 203 подаются соответственно значения А и В. Если |В|≥|A| то на выходе элемента сравнения 194 формируется единичный сигнал, на выходе элемента НЕ 201 нулевой сигнал ( ϕ= 0), элементы И 197 и 198 закрыты, а 195 и 196 открыты, значение А через элементы И 195 и ИЛИ 199 подается на выход 204, а значение В через элементы И 196 и ИЛИ 200 на выход 206. ЕслиВ|≅|А| то на выходе элемента сравнения 194 формируется нулевой сигнал, элементы И 195 и 196 закрыты, а элементы И 197 и 198 открыты, значение А через элементы И 198 и ИЛИ 200 подается на выход 206, а значение В через элементы групп И 197 и ИЛИ 199 на выход 204 и ϕ 1.

В основу работы устройства для решения систем линейных алгебраических уравнений вида А₁ Х А₂, где
A₁=a_ij} i,j , A₂=a_ij} i , j ,
x x_ij} i j , положен метод Гаусса-Жордана с частичным выбором ведущего элемента по столбцам матрицы в виде следующих рекуррентных соотношений:
b_ij a_1j, j , i :

^=b1j^,j=k=:
a(kik

Рассмотрим работу устройства.

На вход 15 устройства подаются элементы a_ij в моменты времени t_aij= i+(n+1) n-1, i , j На входы 17 и 18 подаются соответственно управляющие сигналы α и β, принимающие значения 0 или 1. Первый режим работы блока 2 (3) задается комбинацией сигналов τ₁=(α,β) (1,1), второй режим τ₂ (1,0), третий режим τ₃ (0,0) и четвертый режим τ₄ (0,1). Последовательность подачи управляющих сигналов τ_i^t (i ), где t номер такта, следующая:
вторая группа повторяется (n+m-2) раз, т.е. подается одна первая группа и (n+m-1) вторых групп.

На выходы 19, 20 и 21 подаются соответственно управляющие сигналы u, v и ω, принимающие значения 0 или 1. На входы19, 20 и 21 подаются следующие комбинации сигналов u, v и ω δ₁ (u, v,ω )= (1,1,1), δ₂ (1,1,0), δ₃= (0,1,0), δ₄ (0,0,1)δ₅ (1,0,0) и δ₆= (0,0,0).

Последовательность подачи управляющих сигналов δ_i^t следующая;


третья группа повторяется (n+m-3) раз, т.е. подается одна первая группа, одна вторая группа и (n+m-2) третьих групп. На вход 16 постоянно подается нулевой сигнал, на вход 30 единичный сигнал.

Элементы x_ij формируются на выходе 33 устройства в моменты времени
t_xij 2n(n+1)+i+j(n+1)-1.

Последний элемент x_nm формируется на (2n²+m(n+1)+3n-1)-м такте. Период ввода элементов a_ij очередной задачи решения СЛАУ равен (n+1)(n+m) тактов.

Значение размерности n СЛАУ подается через вход 23 устройства на входы 101 блоков ввода 2 и 3 и на входы 49 блоков обработки 1. Далее значение n в блоке 2 (3) поступает на вход дешифратора 97, значение n в блоке обработки 1 через вход 185 вычислительного узла 34 (35) поступает на вход дешифратора 179. При дешифрации значения n c соответствующего выхода дешифратора 95 выдается единичное значение P_n, которое открывает соответствующие элементы И 78 и 79 блока 2 (3). Информация с выходов открытых элементов И 78 через элементы ИЛИ 91, И 76 и ИЛИ 89 поступает на выход 104 блока 2 (3), информация с выходов открытых элементов И 79 через элемент ИЛИ 92 поступает на информационные входы элементов И 77, 82, 74 и на соответствующие входы элементов И 88. С выхода дешифратора 179 также выдается единичное значение P_n, которое открывает соответствующие элементы И 137, 138, 153-158. С выходов открытых элементов И 137 информация через элементы ИЛИ 164 поступает на выходы элементов И 128, с выхода открытого элемента И 138 информация через элемент ИЛИ 167 поступает на входы элементов И 136, с выхода открытого элемента И 153 информация через элемент ИЛИ 168 поступает на выход 190 (E^j+n) вычислительного узла, с выхода открытого элемента И 154 через элемент ИЛИ 169 выдается значение ϕ с выхода открытого элемента И 155 через элемент ИЛИ 170 выдается значение с выхода открытого элемента И 156 через элемент ИЛИ 171 на выход 191 выдается значение u^j+2n+2, с выхода открытого элемента И 157 через элемент ИЛИ 172 на выход 192 выдается значение v^j+2n+2 с выхода открытого элемента И 158 через элемент ИЛИ 173 на выход 193 выдается значение ω ^j+2n+2
Аналогично осуществляется настройка на конкретное число n < L вычислительных узлов 34 и 35 каждого блока обработки 1. Таким образом, в устройстве реализуется возможность решения СЛАУ различной размерности n < L.

В каждом блоке обработки 1 производится дублирование выполняемых операций с помощью вычислительных узлов 34 и 35. Результаты выполнения операций формируются на выходах 189 вычислительных узлов 34 и 35 по завершении переходных процессов в комбинационных схемах 114-116. С выходов 189-193 результаты поступают соответственно на информационные входы узла сравнения 36. При совпадении информации, поступающей на информационные входы узла сравнения 36 из вычислительных узлов 34 и 35, данный блок обработки 1_j считается исправным и единица с выхода узла сравнения 36 записывается в триггер 37, который используется для фиксации признака исправности данного блока обработки 1_j. С выхода триггера 37 единица поступает на соответствующие входы элементов И 38 и информация с выходов 189-193 вычислительного узла 34 через элементы И 38 и ИЛИ 141 поступает на выходы 59-63 блока обработки 1_j.

Единичный сигнал с выхода триггера 37 поступает также на инверсный вход элементов И 39 и блокирует обход данного блока обработки 1_j. В результате этого значение g, поступающее на вход 48 блока 1_j выдается на выход 56 блока 1_j. Единичное значение выдается также на выход 57 блока 1_j и, соответственно, на выход 31_j признака отказа устройства. Единичный сигнал на выходе 31_j устройства указывает средствам внешнего управления об исправности блока 1_j. При несовпадении информации, поступающей на информационные входы узла сравнения 36 из вычислительных узлов 34 и 35, данный блок обработки 1_j считается неисправным и нулевой сигнал узла сравнения 36 записывается в триггер 37.

С выхода триггера 37 нулевой сигнал поступает на соответствующие входы элементов И 38 и выдача информации с выходов 189-193 вычислительного узла 34 блокируется. Нулевой сигнал с выхода триггера 37 поступает также на инверсные входы элементов И 39. В результате поступление информации в вычислительные узлы 34 и 35 через элементы И 40 блокируется и открывается путь обхода данного блока обработки 1_j. В этом случае информация, поступающая из предыдущего блока обработки 1_j-1, через элементы И 39 и ИЛИ 41, выдается соответственно на выходы 59-63 данного блока обработки 1_j. Значение g, поступающее на вход 48 блока 1_j, выдается на выход 58 блока 1_j. Нулевое значение выдается также на выход 57 блока 1_j и, соответственно, на выход 31 признака отказа устройства. Нулевой сигнал на выходе 31_j устройства указывает средствам внешнего управления об обнаружении отказа блока 1_j.

Для того, чтобы в определенных ситуациях принудительно вывести блок 1_j из состава устройства, используется установочный вход 25_j устройства. В этом случае внешними средствами управления на входе 25_j устройства формируется единичный сигнал, который через вход 51 блока обработки 1_jпоступает на вход установки в "нуль" триггера 37. Для того, чтобы принудительно ввести блок обработки 1_j в состав устройства, например, после его принудительного вывода или после фиксирования ложного отказа, используется вход 26_j устройства. В этом случае внешними средствами управления на входе 26_j устройства формируется сигнал, который через вход 52 блока обработки 1_j поступает на вход установки в "единицу" триггера 37. При этом работа блока обработки 1_j может быть блокирована путем подачи на выход 28j устройства единичного сигнала. В этом случае единичный сигнал через вход 53 блока 1_j поступает на инверсный вход элемента, который блокирует прохождение тактовых импульсов на тактовые входы вычислительных узлов 34 и 35 и триггера 37.

Для установки регистров и триггеров вычислительных узлов 34 и 35 блока 1_j в исходное состояние при запусках и перезапусках устройства используется вход 27_j устройства. Для установки блока 1_j в исходное состояние на вход 27_j устройства подается единичный сигнал, который через вход 50 блока 1_j поступает на входы установки в исходное состояние вычислительных узлов 34 и 35. Вход установки в исходное состояние вычислительных узлов 34 и 35 подключен к входам установки в нулевое состояние всех регистров и триггеров узлов 34 и 35 (на фиг.3 не показаны).

На вход 22 устройства подается нулевое значение величины g. При наличии исправных блоков 1₁,1_n с выходов 31₁,31_n признака отказа устройства выдаются нулевые значения, которые поступают на инверсные входы соответствующих комбинационных сумматоров 4₁,4_n. Значение g, поступающее на вход 2 блока 1_i, где i 1,n, в случае исправности блоков 1₁,1_i-1 равно (i-1). В случае исправности блока 1_i данное значение g выдается на выход 56 блока 1_i и поступает на соответствующий вход комбинационного сумматора 4_i, с выхода которого снимается значение g i, которое записывается в регистр 5_i и поступает на вход узла сравнения 6_i, на другой вход которого поступает значение n. Таким образом, на каждом такте в случае исправности блока 1i с выхода комбинационного сумматора 4i выдается значение g i. При совпадении значений g и n с выхода узла сравнения 6i выдается единичный сигнал, который поступает на соответствующий вход элемента ИЛИ-НЕ 13, с выхода которого нулевой сигнал поступает на один вход элемента ИЛИ 14. Если на другом входе элемента ИЛИ 14 присутствует нулевой сигнал, то с выхода элемента ИЛИ 14 на выход 32 признака отказа устройства выдается нулевой сигнал, который свидетельствует о сохранении работоспособности устройства на данном шаге. Далее единичный сигнал с выхода узла сравнения 6n открывает элементы И 11_n (при этом все остальные элементы И 11 остаются закрытыми), и результат через элементы 11 ИЛИ 9 выдается на выходы 33 результата устройства. В случае отказа блока 1_k происходит обход этого блока как описано выше. При этом в случае исправности предыдущих блоков 1₁,1_k-1 на вход 48 блока 1_k поступает значение g k-1, которое далее поступает на выход 58 блока 1_k. С выходов 56 и 57 блока 1_k снимаются нулевые значения и, таким образом, с выхода комбинационного сумматора 4_k снимается нулевое значение g. В результате этого с выхода узла сравнения 6_n снимается нулевое значение а. Если блок 1_n+1 исправен, то на вход 48 блока 1_n+1 поступает значение g n-1, с выхода 57 блока 11 выдается нулевой сигнал и, следовательно, с выхода комбинационного сумматора 4_n+1 снимается значение a n. В результате с выхода узла сравнения 4_n+1 снимается единичный сигнал, который открывает элементы И 11, и результат через элементы И 11_n+1 и элементы ИЛИ 9 выдается на выходы 33 результата устройства.

Нулевое значение величины g, формируемое на комбинационном сумматоре 4_k на последующих тактах, поступает на соответствующе входы элементов ИЛИ 8_k и в дальнейшем не влияет на формируемую величину g, поступающую на вход 48 блока 1_k+1. Таким образом, блок обработки 1_kвыводится из вычислительного процесса путем обхода, а первый из исправных резервных блоков, например 1_n+1, вводится в процесс вычисления, при этом длина линейки исправно функционирующих блоков обработки 1 устройства сохраняется.

При обнаружении S отказов блоков 1 происходит обход отказавших блоков 1, как было описано выше. Пусть К номер последнего отказавшего блока 1 линейки, тогда с выхода 58 блока 1_k будет выдаваться значение g n-S, которое поступит на вход 48 блока 1_k+1. Поскольку блок 1_k+1считается исправным, то с выхода 57 блока 1_k+1 выдается нулевой сигнал, с выхода комбинационного сумматора 4_k+1 будет выдано значение g n-S, которое поступит на вход 48 блока 1_k+2 и т.д. При попадании значения g на вход 48 исправного блока 1_i на выходе комбинационного сумматора 4_iформируется величина, равная g+1. При попадании значения g на вход 48 неисправного блока 1_i на выходе комбинационного сумматора 4_i формируется нулевое значение, а значение g с выхода 58 блока 1_i поступает на вход 48 следующего блока 1_i+1 линейки. С выхода комбинационного сумматора 4_n+sна вход узла сравнения 6_n+s подается значение g n, с выхода узла сравнения 6_n+s выдается единичный сигнал, который открывает элементы И 11_n+s и результат с выхода 59 блока 1_n+s через элементы ИЛИ 9 выдается на выходы результата 33.

Контроль работы блоков ввода 2 и 3 осуществляется их дублированием. При совпадении результатов, поступающих с выходов блоков 2 и 3 на выходы узла сравнения 7, блок 2 считается исправным, с выхода узла 7 снимается единица, которая записывается в триггер 10, открывает элементы И 12 и поступает на соответствующий (инверсный) вход элемента ИЛИ 14. При наличии нулевого сигнала на другом входе элемента ИЛИ 14 на выходе 22 признака отказа устройства будет присутствовать нулевой сигнал. При несовпадении результатов, поступающих с выходов блоков 2 и 3 на выходы узла сравнения 7, блок 2 считается неисправным, с выхода узла 7 снимается нулевой сигнал, который записывается в триггер 10, закрывает элементы И 12 и поступает на инверсный вход элемента ИЛИ 14, с выхода которого на выход 32 признака отказа устройства будет выдан единичный сигнал. При R < S на выходах узлов 6 будут нулевые значения, с выхода элемента ИЛИ-НЕ 13 через элемент ИЛИ 14 на выход 32 признака отказа устройства будет выдано единичное значение, которое свидетельствует об исчерпании резерва и отказе устройства. Таким образом, при накоплении отказов работоспособность устройства сохраняется и длина линейки исправно функционирующих блоков обработки 1 устройства остается постоянной. При обнаружении (R+1)-го отказа устройства или отказа блока ввода с выхода 33 устройства выдается признак отказа устройства, который далее поступает на средства внешнего управления. При работе устройства незаблокированные резервные блоки 1 автоматически функционируют в режиме контроля дублированием. В этом случае на входы первого блока обработки 1р, где р ≥ n+1, находящегося в резерве, с выхода рабочей линейки устройства поступает вычислительное значение итерации.

В результате обработки этого значения в вычислительных узлах 34 и 35 и последующего сравнения результатов в узлах 36 резервных блоков обработки происходит обновление значений триггеров 37 этих блоков. Дальнейшее использование этих резервных блоков обработки 1р будет происходить с учетом их исправности.

Рассмотрим работу устройства для случая n 3, m1 и R 1.

Пусть требуется решить систему линейных алгебраических уравнений вида:

При отсутствии обнаружения отказов входные и выходные данные состояния регистров и триггеров блоков 2 (3), 1₁, 1₂ и 1₃ приведены в табл.1.1, 1.2, 1.3.

Блок 2 (3) обеспечивает выбор ведущего элемента по столбцам матрицы, т. е. перемещает строки так, чтобы строка, содержащая максимальный элемент первого столбца, была первой. С 1-го по 3-й такты выбирается ведущий элемент (a_max a₃₁ 2), который записывается в регистр 66 и на 3-м такте в триггер 65 записывается значение γ= 1. На последующих тактах происходит перемещение элементов первой и третьей строк исходной матрицы. На выходе 104 формируются элементы a_ij⁽⁰⁾исходной матрицы в моменты времени t_aij⁽⁰⁾ i+(n+1)j-1 (i , j ). В блоке 1₁ с 5-го по 7-й такты в регистры 106_i (i ) записываются элементы a_i1⁽⁰⁾ (i ), которые на последующих тактах циклически переписываются. На 9-м такте формируется элемент а₄₂⁽¹⁾ а₁₂⁽¹⁾ а₁₂⁽⁰⁾/а₁₁⁽⁰⁾ и на 10-м такте записывается в регистр 113. На 10-м такте формируется элемент а₂₂⁽¹⁾ а₂₂⁽⁰⁾-а₂₁⁽⁰⁾ а₁₂⁽¹⁾ 2-0· 2, и на 11-м такте записывается в регистр 112. На 11-м такте формируется элемент a₃₂⁽¹⁾ а₃₂⁽⁰⁾-а₃₁⁽⁰⁾ ˙ а₁₂⁽¹⁾ 2 1· , который записывается в регистр 105₂ на 12-м такте и ϕ= 0, так как a < a На 13-м такте в регистр 105₂ записывается элемент а₄₂⁽¹⁾ 3/2. Элементы а₂₂⁽¹⁾, а₃₂⁽¹⁾ и а₄₂⁽¹⁾ выдаются на выход 189 соответственно на 12-м, 13-м и 14-м тактах. На 13-м такте формируется элемент а₄₃⁽¹⁾ а₁₃⁽¹⁾ а₁₃⁽⁰⁾/а₁₁⁽⁰⁾ 0/2 0 и на 14-м такте записывается в регистр 113. На 14-м такте формируется элемент а₂₃⁽¹⁾а₂₃⁽⁰⁾-а₂₁⁽⁰⁾ ˙а₁₃⁽¹⁾ 1-0 ˙ 0 1 и на 15-м такте записывается в регистр 112. На 15-м такте формируется элемент а₃₃⁽¹⁾ а₃₃⁽⁰⁾-а₃₁⁽⁰⁾˙ ˙а₁₃⁽⁰⁾ 0-1˙ 0 0, который на 16-м такте записывается в регистр 105₂, так как триггер 108₄ в нулевом состоянии ( ϕ= 0). На 17-м такте элемент а₄₃⁽¹⁾ 0 записывается в регистр 105₁. Элементы а₂₃⁽¹⁾, а₃₃⁽¹⁾ и а₄₃⁽¹⁾выдаются на выход 189 соответственно на 16-м, 17-м и 18-м тактах. Аналогичным образом формируется элемент а₄₄⁽¹⁾ а₁₄⁽¹⁾ а₁₄⁽⁰⁾/а₁₁⁽⁰⁾= 4/2 2 (записывается в регистр 113 на 18-м такте), элемент а₂₄⁽¹⁾ а₂₄⁽⁰⁾-а₂₁⁽⁰⁾ ˙ а₁₄⁽¹⁾ 5-0˙ 25 (записывается в регистр 105 на 20-м такте), элемент а₃₄⁽¹⁾ а₃₄⁽⁰⁾-а₃₁⁽⁰⁾ ˙ а₁₄⁽¹⁾ 3-1 2 1 (записывается в регистр 105₂ на 21-м такте). Элемент а₄₄⁽¹⁾ 2 записывается в регистр 105₁ на 20-м такте. Элементы а₂₄⁽¹⁾, а₃₄⁽¹⁾ и а₄₄⁽¹⁾ выдаются на выход 189 соответственно на 20-м, 21-м и 22-м тактах.

В блоке 1₂ с 13-го по 15-й такты записываются в регистры 106_i (i ) элементы а_i2⁽¹⁾ (i ), которые на последующих тактах циклически переписываются. На 17-м такте формируется элемент а₅₃⁽²⁾ а₂₃⁽²⁾а₂₃⁽¹⁾/а₂₂⁽¹⁾ 1/2 и на 18-м такте записывается в регистр 113. На 18-м такте формируется элемент а₃₃⁽²⁾ а₃₃⁽¹⁾-а₃₂⁽¹⁾ ˙ а₂₃⁽²⁾ -1/4 и записывается в регистр 112 на 19-м такте. Элемент а₄₃ а₄₃⁽¹⁾-а₄₂⁽¹⁾ ˙ а₂₃⁽²⁾ 0 · формируется на 19-м такте и записывается в регистр 105₂на 20-м такте. Также на 20-м такте в регистр 105₁ записывается элемент а₅₃⁽²⁾ 1/2. Элементы а₃₃^(2), а₄₃⁽²⁾ и а₅₃⁽²⁾ выдаются на выход 189 соответственно на 20-м, 21-м и 22-м тактах. На 21-м такте формируется элемент а₅₄(²⁾ а₂₄⁽²⁾-а₂₄⁽¹⁾ ˙а₂₂⁽¹⁾ 5/2 и записывается на 22-м такте в регистр 113. На 22-м такте формируется элемент а₃₄⁽²⁾ а₃₄⁽¹⁾-а₃₂⁽¹⁾ ˙ а₂₄⁽²⁾ 1 · и записывается в регистр 112 на 23-м такте. Элемент а₄₄⁽²⁾ а₄₄⁽¹⁾ а₄₂⁽¹⁾ ˙а₂₄⁽²⁾ 7/4 формируется на 23-м такте и на 24-м такте записывается в регистр 105₂. Элемент а₅₄⁽²⁾записывается на 24-м такте в регистр 105₁. Элементы а₃₄⁽²⁾, а₄₄⁽²⁾ и а₅₄⁽²⁾ выдаются на выход 189 соответственно на 24-м, 25-м и 26-м тактах. Значение ϕ на режим работы блока 12 не влияет, так как комбинация управляющих сигналов (u, v, ω,ε ) (0,0,0,0) на соответствующих входах отсутствует.

В блоке 1₃ с 21-го по 23-й такты в регистры 108_i (i ) записываются элементы а₃₃⁽²⁾, а₄₃⁽²⁾ и а₅₃⁽²⁾, которые на последующих тактах циклически переписываются. На 25-м такте формируется элемент а₆₄⁽³⁾ а₃₄⁽³⁾ а₃₄⁽²⁾/а₃₃⁽²⁾ 1 и записывается в регистр 113 на 26-м такте. Элемент а₄₄⁽³⁾ а₄₄⁽²⁾ а₄₃⁽²⁾ а₃₄⁽³⁾ + ·1 1 формируется на 26-м такте и записывается в регистр 105 на 27-м такте. На 27-м такте формируется элемент а₅₄⁽³⁾ а₅₄⁽²⁾ а₅₃⁽²⁾ ˙ а₃₄⁽³⁾ ·1 2, который записывается на 28-м такте в регистр 105₂. Элементы х₁ а₄₄⁽³⁾= -1, х₂ а₅₄⁽³⁾ 2 и х₃ а₆₄⁽³⁾ 1 выдаются на выход 189 соответственно на 28-м, 29-м и 30-м тактах.

Пусть на 26-м такте работы устройства обнаружен отказ блока обработки 1₂. В этом случае входные и выходные данные, состояние регистров и триггеров 2 (3), 1₁, 1₂, 1₃ и 1₄ приведены в табл.2.1, 2.2, 2.3, 2.4, 2.5, 2.6.

На такте t 26 обнаружен отказ блока 1₂, на такте t 27 происходит блокировка блока 1₁ (в дальнейшем информация, находящаяся в его узлах, не влияет на дальнейший процесс обработки) и обнуление блоков 2 (3) и 1₁, на такте t 28 происходит перезапуск устройства (на входы блока 2 (3) начата подача соответствующих значений). С такта t 27 производится обход блока 1₂ и включение в работу резервного блока 1₄. Длина линейки устройства остается прежней.

Возможный алгоритм восстановления вычислительного процесса после обнаружения отказа блока 1_j предусматривает следующую последовательность действий:
Такт i: фиксирование блока 1_j с обнаруженным отказом, блокировка блока 1_j, чтение информации с блока 1_j+1 в блок 1_j+2, обнуление блока 1_j+1 и блокировка блока 1_j+1.

Такт i+1: чтение информации с блока 1_j+2 в блок 1_j+3, блокировка и обнуление блока 1_j+2, обнуление блоков 1₁,1_j-1.

Такт i+2: чтение информации с блока 1_j+3 в блок 1_j+4, блокировка и обнуление блока 1_j+3, разблокировка блока 1_j+1.

Такт i+3: чтение информации с блока 1_j+4 в блок 1_j+5, блокировка и обнуление блока 1_j+4, разблокировка блока 1_j+2. Такт i+K: чтение информации с блока 1_j+n+1 в блок 1_j+k+2блокировка и обнуление блока 1_j+k+1, разблокировка блока 1_j+k-1.

Если t_n время (число тактов), требуемое для подготовки к перезапуску устройства со стороны средств внешнего управления, то время реинициализации линейки составит (j+t_n) тактов. Все временные диаграммы подачи значений входных элементов матриц и управляющих сигналов формируются с помощью средств внешнего управления или аппаратурной среды.

В силу технологической структуры кристалла ИС состояния исправности или неисправности различных долей взаимосвязаны. Степень связи между отказами различных долей ИС измеряется коэффициентом корреляции, величина которого тем больше, чем выше уровень технологии и степень интеграции ИС. Наличие не менее 16-разрядных комбинационных делителя, умножителя обуславливает степень интеграции и уровень технологии, достаточные для проявления высокой степени корреляции отказов. При контроле дублированием вычислительных узлов необходимо, чтобы отказы этих узлов были независимы. Для этого нужно, чтобы узлы 34 и 35 блока обработки 1 были реализованы на разных кристаллах ИС. Аналогично, исходя из соображений корреляции отказов внутри кристалла ИС, необходимо, чтобы избыточные (резервные) блоки 1 не размещались на одних кристаллах ИС вместе с рабочими.

Технико-экономический эффект устройства заключается в следующем.

В устройстве осуществляется непрерывный аппаратный контроль на протяжении всего времени работы и блокировка выдачи ошибочной информации при обнаружении оказавшего блока обработки. В устройстве реализован наиболее полный аппаратный контроль, ориентированный на обнаружение всех видов отказов, при этом время контроля сравнимо с тактовым периодом. Далее будем считать, что интенсивность отказов λ_вв блока ввода 2 (3) значительно меньше, чем интенсивность отказов блока λ_бо обработки 1 ( λ_вв пропорциональна аппаратурным затратам блока 2, а λ_бопропорциональна аппаратурным затратам блока обработки 1, который содержит не менее, чем 16-разрядные комбинационные умножитель, делитель и вычитатель). Обозначая через λ_эл интенсивность отказов элементов 4-14 (фиг.1), имеем, что n˙λ_эл+λ_вв≅n˙λ_бо (это неравенство дополнительно усиливается в силу того, что элементы4-14 могут быть реализованы на тех же кристаллах ЛС, что и блоки 1, 2, 3). В силу вышеизложенного справедливо считать, что достоверность функционирования устройства определяется главным образом достоверностью функционирования линейки из n блоков обработки 1 устройства.

Достоверность функционирования блока обработки 1 систолического устройства будет определяться как
D_ф(t) P_пр(t)+P_0,0(t),
где Р_пр(t) вероятность правильной работы блока обработки 1;
Р_0,0(t) вероятность правильной работы блока обработки 1 и выдача с выхода блока 1 сигнала отказа.

Для рассматриваемого систолического устройства
Р_пр(t) P_уз²(t)
P_0,0(t) 2P_уз(t)(1-P_уз(t))
где Р_уз(t) вероятность безотказной работы вычислительного узла 34 (35).

Следовательно, достоверность функционирования всего устройства будет:
D_ф (2˙ P_уз(t) P_уз²(t))ⁿ
При Р_уз(t) 0,99, n 3, D_ф 0,996;
Р_уз(t) 0,99, n 10, D_ф 0,9891;
Р_уз(t) 0,999, n 3, D_ф 0,999997;
Р_уз(t) 0,999, n 3, D_ф 0,999989;
Р_уз(t) 0,9999 и выше D_ф практически равна 1.

Время восстановления вычислительного процесса (получение достоверности результата на выходе устройства) пропорционально значению m_отк, где m_отк максимальный номер отказавшего блока обработки 1 в линейке устройства.

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных системах для решения систем линейных алгебраических уравнений /СЛАУ/. Цель изобретения - повышение надежности за счет организации контроля и резервирования и расширение функциональных возможностей за счет решения задач различных размерностей. Поставленная цель достигается тем, что устройство содержит L n+R блоков обработки, где n размерность СЛАУ, R - число резервных блоков обработки, два блока ввода, L комбинационных сумматоров, L-1 регистров, L+1 узлов сравнения, L групп элементов ИЛИ, L+1 групп элементов И, элемент ИЛИ НЕ, триггер, элемент ИЛИ. 2 з. п. ф-лы, 14 ил.

1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ, содержащее первый блок ввода и блоки обработки с первого по n-й, где n - порядок решаемой системы линейных алгебраических уравнений, причем тактовый вход устройства подключен к тактовым входам первого блока ввода и блоков обработки с первого по n-й, первый управляющий вход устройства соединен с первым управляющим входом первого блока ввода, отличающееся тем, что в устройство введены второй блок ввода, с (n + 1)-го по L-й блоки обработки (где L n + R; R число резервных блоков обработки 1), L комбинационных сумматоров, L 1 регистров, L узлов сравнения группы, узел сравнения, L групп элементов ИЛИ, триггер, L + 1 групп элементов И, элемент ИЛИ-НЕ и элемент ИЛИ, причем тактовый вход устройства подключен к тактовым входам блоков обработки с (n + 1)-го по L-й, второго блока ввода, триггера и к входам записи-считывания регистров с первого по (L 1)-й, информационные входы устройства подключены соответственно к информационным входам первого и второго блоков ввода, управляющие входы с первого по шестой устройства подключены соответственно к первому управляющему входу второго блока ввода, к первому управляющему входу первого блока обработки, к вторым управляющим входам первого и второго блоков ввода, второму, третьему и четвертому управляющим входам первого блока обработки, вход единичного потенциала устройства подключен к входам единичного потенциала блоков обработки с первого по n-й, выходы первой группы и выходы с первого по четвертый a-го блока обработки (где a 1, n 1) подключены соответственно к инфомационным входам, первому, второму, третьему и четвертому управляющему входам (a + 1)-го блока обработки, выходы первых групп a-го блока обработки подключены соответственно к первым входам элементов И a-й группы, выходы первых групп b-го блока обработки (где b n, L 1) подключены к информационным входам (b + 1)-го блока обработки и первым входам элементов И b-й группы, выходы первой группы L-го блока обработки подключены соответственно к первым входам элементов И L-й группы, выходы с первого по четвертый b-го блока обработки подключены соответственно к управляющим входам с первого по четвертый (b + 1)-го блока обработки, выходы первого блока ввода подключены к информационным входам первой группы узла сравнения и первым входам элементов И (L + 1)-й группы, выходы которых подключены соответственно к информационным входам первого блока обработки, выходы второго блока ввода подключены к информационным входам второй группы узла сравнения, выход которого подключен к информационному входу триггера, выход которого подключен к вторым входам элементов И (L + 1)-й группы и первому (инверсному) входу элемента ИЛИ, выход которого подключен к выходу признака отказа устройства, вход единичного потенциала которого подключен к входам единичного потенциала блоков обработки с (n + 1)-го по L-й, вход установки в исходное состояние устройства подключен к входам установки в исходное состояние первого и второго блоков ввода, входы порядка системы линейных алгебраических уравнений устройства подключены к управляющим входам групп первого и второго блоков ввода, управляющим входам первых групп блоков обработки с первого по L-й и информационным входам первых групп узлов сравнения группы, выходы второй группы l-го блока обработки (где l 1, L 1) подключены соответственно к первым входам элементов ИЛИ l-й группы, выходы которых подключены соответственно к управляющим входам второй группы (l + 1)-го блока обработки, управляющие входы группы устройства подключены соответственно к управляющим входам второй группы первого блока обработки, выход элементов И групп с первой по L-ю подключены к соответствующим входам элементов ИЛИ L-й группы, выходы которых подключены соответственно к выходам результата устройства, пятый выход K-го блока обработки (где K 1, L) подключен к K-му выходу признака отказа устройства группы и инверсному информационному входу K-го комбинационного сумматора, выходы l-го комбинационного сумматора подключены к инфомационным входам l-го регистра и информационным входам второй группы l-го узла сравнения группы, выходы L-го комбинационного сумматора подключены к информационным входам второй группы L-го узла сравнения группы, выходы l-го регистра подключены соответственно к вторым входам элементов ИЛИ l-й группы, выход К-го узла группы подключен к вторым входам элементов И К-й группы и входам элемента ИЛИ-НЕ, выход которого подключен к второму входу элемента ИЛИ, K-й вход установки первой группы устройства подключен к первому входу установки K-го блока обработки, K-й вход установки второй группы устройства подключен к второму входу установки K-го блока обработки, K-й вход установки третьей группы устройства подключен к третьему входу установки K-го блока обработки, K-й вход блокировки устройства подключен к входу блокировки K-го блока обработки, выходы третьей группы K-го блока обработки подключены соответственно к информационным входам группы K-го комбинационного сумматора, при этом каждый блок обработки содержит первый и второй вычислительные узлы, узел сравнения, триггер, с первого по третий узлы элементов И, узел элементов ИЛИ и элемент И, причем управляющие входы второй группы блока обработки подключены соответственно к управляющим входам групп первого и второго вычислительных узлов, информационные входы с первого по четвертый, управляющие входы и управляющие входы первой группы блока обработки подключены соответственно к входам группы первого узла элементов И и соответственно к входам группы второго узла элементов И, выходы первой группы первого узла элементов И подключены соответственно к входам первой группы узла элементов ИЛИ, выходы которого подключены соответственно к выходам первой группы, первому, второму, третьему и четвертому выходам блока обработки, выходы первой группы второго узла элементов И подключены соответственно к информационным входам первой группы и управляющим входам с первого по четвертый первого и второго вычислительных узлов, выходы группы, первый, второй, третий и четвертый выходы первого вычислительного узла подключены соответственно к входам первой группы узла сравнения и входам группы третьего узла элементов И, выходы которого подключены соответственно к входам второй группы узла элементов ИЛИ, выходы группы, первый, второй, третий и четвертый выходы второго вычислительного узла подключены соответственно к входам второй группы узла сравнения, выход которого подключен к информационному входу триггера, выход которого подключен к входу третьего узла элементов И, инверсному входу первого узла, входу второго узла элементов И и пятому выходу блока обработки, выходы вторых групп первого и второго узлов элементов И подключены соответственно к выходам второй и третьей групп блока обработки, первый и второй входы установки, тактовый вход и вход блокировки блока обработки подключены соответственно к входу установки в "0" триггера, входу установки в "1" триггера, первому и второму (инверсному) входам элемента И, выход которого подключен к тактовым входам первого и второго вычислительных узлов и входу синхронизации триггера, третий вход установки блока обработки подключен к входам установки в исходное состояние первого и второго вычислительных узлов, вход единичного потенциала блока обработки подключен к входам единичных потенциалов первого и второго вычислительных узлов. 2. Устройство по п.1, отличающееся тем, что каждый блок ввода содержит группу регистров, группу триггеров, регистр, узел сравнения, четыре триггера, L + 7 групп элементов И, девять элементов И, три группы элементов ИЛИ, пять элементов ИЛИ и дешифратор, причем информационные входы блока ввода подключены к информационным входам регистра, информационным входам первой группы узла сравнения и первым входам элементов И первой и второй групп, выход регистра подключен к информационным входам второй группы узла сравнения и первым входам элементов И третьей, четвертой и пятой групп, выход узла сравнения подключен к первому входу первого элемента И, вторым (инверсным) входам элементов И первой группы, вторым входам элементов И третьей группы и первому входу второго элемента И, выходы элементов И первой группы подключены соответственно к первым входам элементов ИЛИ первой группы, выходы которых подключены соответственно к информационным входам первого регистра группы, выходы элементов И второй, третьей, четвертой и пятой групп подключены соответственно к вторым, третьим и четвертым входам элементов ИЛИ первой группы и соответственно к первым входам элементов ИЛИ второй группы, выходы которых подключены соответственно к выходам блока ввода, первый управляющий вход которого подключен к первым входам третьего и четвертого элементов И и первым (инверсным) входам пятого и шестого элементов И, второй управляющий вход блока ввода подключен к вторым входам третьего и пятого элементов И и вторым (инверсным) входам четвертого и шестого элементов И, выход первого элемента И подключен к первому входу первого элемента ИЛИ, второй и третий вход и выход которого подключены соответственно к выходам седьмого элемента И, восьмого элемента И и входу записи-считывания регистра, выход второго элемента И подключен к первому входу второго элемента ИЛИ, выход третьего элемента И подключен к второму входу седьмого элемента И, первому входу третьего элемента ИЛИ и информационному входу первого триггера, выход которого подключен к первому входу четвертого элемента ИЛИ, выход которого подключен к первым входам элементов шестой группы, выходы которых подключены соответственно к вторым входам элементов ИЛИ второй группы, выход четвертого элемента И подключен к второму входу первого элемента И, третьим входам элементов И первой группы, вторым входам элементов И третьей группы, первому входу второго элемента И и информационному входу второго триггера, выход которого подключен к второму входу четвертого элемента ИЛИ, выход пятого элемента И подключен к второму входу третьего элемента ИЛИ и информационному входу третьего триггера, выход которого подключен к вторым входам элементов И пятой группы, выход второго элемента ИЛИ подключен к информационному входу первого триггера группы, выход шестого элемента И подключен к второму входу восьмого элемента И, вторым входам элементов И четвертой группы, элементов И второй группы и второму входу третьего элемента ИЛИ и информационному входу четвертого триггера, выход которого подключен к третьему входу четвертого элемента ИЛИ, выход третьего элемента ИЛИ подключен к первому входу девятого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход первого элемента И подключен к второму входу первого элемента ИЛИ, выходы i-го регистра группы (i 1, L) подключены к информационным входам (i + 1)-го регистра группы и первым входам элементов И (i + 6)-го группы, выходы (L + 1)-го регистра группы подключены к первым входам элементов И (L + 7)-й группы, выходы элементов И групп с седьмой по (L + 7)-ю подключены соответственно к входам элементов ИЛИ третьей группы, выходы которых подключены соответственно к вторым входам элементов И шестой группы, выход i-го триггера группы подключен к информационному входу (i + 1)-го триггера группы и первому входу (i + 9)-го элемента И, выход (L + 1)-го триггера группы подключен к первому входу (L + 10)-го элемента И, выходы элементов И с десятого по (L + 10)-й подключены соответственно к входам пятого элемента ИЛИ, выход которого подключен к третьим (инверсным) входам элементов И второй и четвертой групп, второму (инверсному) входу восьмого элемента И и второму входу девятого элемента И, управляющие входы группы блока ввода подключены к входам дешифратора, j-й выход которого (где j 1, L + 1) подключен к вторым входам элементов И (j + 6)-й группы и второму входу (j + 9)-го элемента И, тактовый вход блока ввода подключен к вторым входам первого и седьмого элементов И, третьему входу восьмого элемента И, входам записи-считывания регистров группы и входам синхронизации триггеров, вход установки в исходное состояние блока ввода подключен к входам установки в "0" всех триггеров и регистров. 3. Устройство по п.1, отличающееся тем, что каждый вычислительный узел содержит две группы регистров, пять групп триггеров, два регистра, делитель, умножитель, вычитатель, узел сравнения, семь триггеров, 2L + 11 групп элементов И, 9L + 20 элементов И, семь групп элементов ИЛИ, тринадцать элементов ИЛИ и дешифратор, причем информационные входы вычислительного узла подключены соответственно к первым входам элементов И первой группы и первым входам элементов И второй группы, выходы элементов И первой группы подключены к первым входам элементов ИЛИ первой группы, выходы элементов И второй группы подключены к первым входам элементов ИЛИ второй группы, выходы элементов ИЛИ первой группы подключены к информационным входам первого регистра первой группы, выходы элементов ИЛИ второй группы подключены к информационным входам первого регистра второй группы, выходы первого регистра первой группы подключены к информационным входам первой группы вычитателя, информационным входам первой группы делителя и первым входам элементов И третьей группы, выходы которых подключены к первым входам элементов ИЛИ третьей группы, выходы которых подключены к информационным входам второго регистра первой группы, выходы делителя подключены к информационным входам первого регистра, выходы которого подключены к информационным входам первой группы умножителя и первым входам элементов И четвертой группы, выходы которых подключены к вторым входам элементов ИЛИ первой группы, выходы умножителя подключены к информационным входам второй группы вычитателя, выходы которого подключены к первым входам элементов И пятой группы, первым входам элементов И шестой группы и входам первой группы узла сравнения, выходы первой группы, выходы второй группы и выход которого подключены соответственно к первым входам элементов И седьмой группы, первым входам элементов И восьмой группы и первому входу первого элемента И, выход которого подключен к первому входу первого элемента ИЛИ, выходы элементов И пятой группы подключены к вторым входам элементов ИЛИ третьей группы, выходы элементов И шестой группы подключены к первым входам элементов ИЛИ четвертой группы, вторые входы и выходы которых подключены соответственно к выходам элементов И восьмой группы и информационным входам второго регистра, выходы которого подключены к входам второй группы узла сравнения, первым входам элементов И девятой группы и первым входам элементов И десятой группы, выходы элементов И седьмой, девятой и десятой групп подключены соответственно к третьим входам элементов ИЛИ третьей группы, четвертым входам элементов ИЛИ третьей группы и первым входам элементов ИЛИ пятой группы, вторые входы и выходы которых подключены соответственно к выходам элементов И одиннадцатой группы и выходам группы вычислительного узла, выходы первого регистра второй группы подключены к информационным входам второго регистра второй группы, информационным входам второй группы умножителя и информационным входам второй группы делителя, вход единичного потенциала вычислительного узла подключен к первому входу второго элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого подключен к информационному входу первого триггера первой группы, первый управляющий вход вычислительного узла подключен к второму входу второго элемента ИЛИ, первому входу третьего элемента И, первому (инверсному) входу четвертого элемента И, первому (инверсному) входу пятого элемента И и первому (инверсному) входу шестого элемента И, вторые входы элементов ИЛИ второй группы подключены соответственно к выходам элементов И двенадцатой группы, выход первого элемента ИЛИ подключен к информационному входу первого триггера второй группы, второй управляющий вход вычислительного узла подключен к первому входу седьмого элемента И, информационному входу первого триггера третьей группы, первым входам восьмого элемента И, девятого элемента И и вторым (инверсным) входам третьего, четвертого, пятого и шестого элементов И, третий управляющий вход вычислительного узла подключен к второму входу седьмого элемента И, информационному входу первого триггера четвертой группы, второму входу восьмого элемента И, второму (инверсному) входу девятого элемента И, третьему входу четвертого элемента И, третьему (инверсному) входу пятого элемента И и третьему (инверсному) входу шестого элемента И, четвертый управляющий вход вычислительного узла подключен к третьему входу седьмого элемента И, информационному входу первого триггера пятой группы, третьим (инверсным) входам восьмого и девятого элементов И, четвертым (инверсным) входам четвертого и шестого элементов И и четвертому входу пятого элемента И, прямой выход седьмого элемента И подключен к вторым входам элементов И второй группы, инверсный выход седьмого элемента И подключен к вторым входам элементов И двенадцатой группы и второму входу десятого элемента И, выход восьмого элемента И подключен к информационному входу первого триггера, первому входу третьего элемента ИЛИ и первому входу четвертого элемента ИЛИ, выход девятого элемента И подключен к информационному входу второго триггера, вторым входам элементов И четвертой группы, второму входу второго элемента И и второму входу четвертого элемента ИЛИ, выход которого подключен к вторым входам элементов И третьей группы, выход третьего элемента И подключен к информационному входу третьего триггера и второму входу третьего элемента ИЛИ, выход четвертого элемента И подключен к информационному входу четвертого триггера и третьему входу третьего элемента ИЛИ, выход пятого элемента И подключен к информационному входу пятого триггера и четвертому входу третьего элемента ИЛИ, выход шестого элемента И подключен к первому входу одиннадцатого элемента И и первому входу двенадцатого элемента И, выход которого подключен к информационному входу шестого триггера, выход одиннадцатого элемента И подключен к информационному входу седьмого триггера и пятому входу третьего элемента ИЛИ, выход которого подключен к вторым входам элементов И первой группы, выход первого триггера подключен к первому входу тринадцатого элемента И, выход которого подключен к входу записи-считывания первого регистра, прямой выход второго триггера подключен к вторым входам элементов И десятой группы, инверсный выход второго триггера и выход третьего триггера подключены соответственно к вторым входам элементов И одиннадцатой группы и первому входу пятого элемента ИЛИ, выход четвертого триггера подключен к первым входам шестого элемента ИЛИ и седьмого элемента ИЛИ, выходы которых подключены соответственно к вторым входам элементов ИЛИ шестой группы и первому входу четырнадцатого элемента И, выход которого подключен к входу записи-считывания второго регистра, выход пятого триггера подключен к вторым входам элементов И седьмой и восьмой групп, второму входу седьмого элемента ИЛИ и второму входу первого элемента И, выход шестого триггера подключен к второму входу пятого элемента ИЛИ, выход которого подключен к вторым входам элементов И пятой группы, выход седьмого триггера подключен к третьему входу седьмого элемента ИЛИ и вторым входам элементов И девятой группы, выходы элементов ИЛИ шестой группы подключены соответственно к вторым входам элементов И одиннадцатой группы, выход восьмого элемента ИЛИ подключен к первому входу вычислительного узла, выход девятого элемента ИЛИ подключен ко вторым входам десятого и одиннадцатого элементов И, выход десятого элемента И подключен к второму входу первого элемента ИЛИ, выход десятого элемента ИЛИ подключен ко второму входу двенадцатого элемента И, выходы одиннадцатого, двенадцатого и тринадцатого элементов ИЛИ подключены соответственно ко второму, третьему и четвертому выходам вычислительного узла, выходы элементов ИЛИ седьмой группы подключены соответственно ко вторым входам элементов И двенадцатой группы, выходы K-го регистра первой группы (где K 2, L 1) подключены к информационным входам (K + 1)-го регистра первой группы и первым входам элементов И (K + 11)-й группы, выходы L-го регистра первой группы подключены к первым входам элементов И (L + 11)-й группы, выходы элементов И групп с тринадцатой по (L + 11)-ю подключены к соответствующим входам элементов ИЛИ шестой группы, выходы r-го регистра второй группы (где r 2, L) подключены к информационным входам (r + 1)-го регистра второй группы и первым входам элементов И (L + 10 + r)-й группы, выходы (L + 1)-го регистра второй группы подключены к первым входам элементов И (2L + 11)-й группы, выходы элементов И групп с (L + 12)-й по (2L + 11)-ю подключены к соответствующим входам элементов ИЛИ седьмой группы, выход n-го триггера первой группы (где n 1, L 1) подключен к информационному входу (n + 1)-го триггера первой группы и первому входу (14 + n)-го элемента И, выход L-го триггера первой группы подключен к первому входу элемента И (L + 14)-й группы, выходы элементов И групп с пятнадцатой по (L + 14)-ю подключены к входам восьмого элемента ИЛИ, выход первого триггера второй группы подключен к информационному входу второго триггера второй группы, прямой выход m-го триггера второй группы (где m 2, L) подключен к информационному входу (m + 1)-го триггера второй группы и первому входу (L + 13)-го элемента И, выход (L + 1)-го триггера второй группы подключен к первому входу (2L + 14)-го элемента И, инверсный выход l-го триггера второй группы (где l 2, L + 1) подключен к первому входу (2L + 13 + l)=го элемента И, выходы элементов И с (L + 15)-го по (2L + 14)-й и с (2L + 15)-й по (3L + 14)-й подключены соответственно к входам девятого и десятого элементов ИЛИ, выход f-го триггера третьей группы подключен к информационному входу (f + 1)-го триггера третьей группы (где f 1, 2L + 1), выход (2h + 2)-го триггера третьей группы подключен к первому входу (3L + h + 14)-го элемента И, выходы элементов И с (3L + 15)-го по (3L + d + 14)-й подключены к входам одиннадцатого элемента ИЛИ, выход f-го триггера четвертой группы подключен к информационному входу (f + 1)-го триггера четвертой группы, выход (2h + 2)-го триггера четвертой группы подключен к первому входу (3L + 14 + 2d + h)-го элемента И, выходы элемента И с (3L + 15 + d)-го по (3L + 14 + 2d)-й подключены к входам двенадцатого элемента ИЛИ, выход f-го триггера пятой группы подключен к информационному входу (f + 1)-го триггера пятой группы, выход (2h + 2)-го триггера пятой группы подключен к первому входу (3L + 14 + 2d + h)-го элемента И, выходы элементов И с (3L + 15 + 2d)-го по (3L + 14 + 3d)-й подключены к входам тринадцатого элемента ИЛИ, тактовый вход вычислительного узла подключен к входам записи-считывания регистров первой и второй групп, вторым входам тринадцатого и четырнадцатого элементов И, входам синхронизации триггеров всех групп и триггеров с первого по седьмой, вход установки в исходное состояние вычислительного узла подключен к входам установки в "0" всех регистров и триггеров, управляющие входы группы вычислительного узла подключены к входу дешифратора, Z-й выход которого (где Z 1, L) подключен к вторым входам элементов И (Z + 12)-й группы, (L + 11 + Z)-й группы, (Z + 14)-го элемента И, (L + 14 + Z)-го элемента И и (2L + 14 + Z)-го элемента И, t-й выход дешифратора (где t 1, d) подключен к вторым входам (3L + 14 + t)-го элемента И, (3L + d + 14 + t)-го элемента И и (3L + 14 + 2 d + t)-го элемента И.