УСТРОЙСТВО СОРТИРОВКИ ДВОИЧНЫХ ЧИСЕЛ Российский патент 2009 года по МПК G06F7/06 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны устройства сортировки двоичных чисел, задаваемых двоичными сигналами, выполняющие сортировку n (n≥2) одноразрядных двоичных чисел (см., например, рис.2 в статье Савченко Ю.Г., Хмелевая А.В. О методах последовательной реализации симметричных булевых функций. // Автоматика и вычислительная техника. 1974. №3. С.24-29).

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств сортировки двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется сортировка n (n≥2) m-разрядных двоичных чисел, задаваемых двоичными сигналами.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство сортировки двоичных чисел (патент РФ 2300136, кл. G06F 7/06, 2007 г.), которое содержит два настроечных входа, m информационных входов, n групп первого - m-го выходов и выполняет сортировку n (n≥2) m-разрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется распознавание дубликатов сортируемых чисел.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения распознавания дубликатов n (n≥2) сортируемых m-разрядных двоичных чисел, задаваемых двоичными сигналами.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве сортировки двоичных чисел, содержащем два настроечных входа, m информационных входов, n групп первого - m-го выходов, особенность заключается в том, что в него дополнительно введены n-1 постоянных запоминающих устройств, каждое из которых имеет объем (2m+2)×2^2m+2 бит, и n-1 регистров, каждый из которых имеет разрядность m+1 бит, причем k-й () выход i-го () постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом записи ко второму настроечному входу устройства сортировки двоичных чисел, а (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k+1)-му адресному входу последующего постоянного запоминающего устройства, k-й выход и вход сброса i-го регистра соединены соответственно с k-м адресным входом i-го постоянного запоминающего устройства и первым настроечным входом устройства сортировки двоичных чисел, (2m+2)-й адресный вход первого постоянного запоминающего устройства подключен к маркерному входу устройства сортировки двоичных чисел, а (m+1)-й выход i-го и (2m+2)-й выход (n-1)-го постоянных запоминающих устройств подключены соответственно к i-му и n-му маркерным выходам устройства сортировки двоичных чисел, l-й () информационный вход, i-я и n-я группы первого - m-го выходов которого соединены соответственно с (m+l+1)-м адресным входом первого, первым - m-м выходами i-го и (m+2)-м - (2m+1)-м выходами (n-1)-го постоянных запоминающих устройств.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого устройства сортировки двоичных чисел и временные диаграммы, поясняющие принцип его работы.

Устройство сортировки двоичных чисел содержит n-1 постоянных запоминающих устройств 1₁,...1_n-1, каждое из которых имеет объем (2m+2)×2^2m+2 бит, n-1 регистров 2₁,...2_n-1, каждый из которых имеет разрядность m+1 бит, маркерный вход 3, m информационных входов 4, два настроечных входа 5₁, 5₂, n групп 6₁, ..., 6_n первого - m-го выходов, маркерные выходы 7₁, ..., 7_n, причем k-й () выход устройства 1_i () соединен с k-м входом регистра 2_i, подключенного входом записи к входу 5₂ устройства сортировки двоичных чисел, a (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k+1)-му адресному входу последующего постоянного запоминающего устройства, k-й выход и вход сброса регистра 2_i соединены соответственно с k-м адресным входом постоянного запоминающего устройства 1_i и входом 5₁ устройства сортировки двоичных чисел, (2m+2)-й адресный вход устройства 1₁ подключен к входу 3 устройства сортировки двоичных чисел, а (m+1)-й выход устройства l_i и (2m+2)-й выход устройства 1_n-1 подключены соответственно к выходам 7_i и 7_n устройства сортировки двоичных чисел, l-й () информационный вход, группы 6_i и 6_n первого - m-го выходов которого соединены соответственно с (m+l+1)-м адресным входом устройства 1₁, первым - m-м выходами устройства 1_i и (m+2)-м - (2m+1)-м выходами устройства 1_n-1.

Работа предлагаемого устройства сортировки двоичных чисел осуществляется следующим образом. На его первый, второй настроечные входы подаются соответственно импульсные сигналы у₁, у₂ ∈{0,1} (фиг.2), причем период Т сигнала у₂ должен удовлетворять условию Т>Δt, где Δt=τ₂+(n-1)τ₁, a τ₁ и τ₂ есть длительности задержек, вносимых соответственно устройством l_i и регистром 2_i (i∈{1,...n-1}). Синхронно с передним фронтом импульса сигнала у₁ и передними фронтами первого,...,(n-1)-го импульсов сигнала у₂ на m информационных входов предлагаемого устройства последовательно подаются соответственно первый и второй,...,n-й наборы m произвольных двоичных сигналов, задающие m-разрядные двоичные числа х₁ и x₂,...х_n соответственно (фиг.2). Синхронно с передним фронтом импульса сигнала у₁ и передними фронтами первого,...,(n-1)-го импульсов сигнала у₂ на маркерный вход предлагаемого устройства последовательно подаются соответственно первый и второй,...,n-й двоичные сигналы, задающие единичные маркерные биты. Обнуление выходных сигналов регистра 2_i и загрузка в него данных происходят соответственно по высокому уровню сигнала на входе сброса (сигнала у₁) и по положительному перепаду (из «0» в «1») сигнала на входе записи (сигнала у₂). В устройстве 1_i q-я ячейка с адресом а^* _m...а^* ₀а_m...а₀ содержит (2m+2)-разрядный двоичный код d^* _m...d^* ₀d_m...d₀, в котором d^* _m-1...d^* ₀=min(a^* _m-1...a^* ₀,a_m-1...a₀), d_m-1...d₀=max(a^* _m-1...a^* ₀,a_m-1...a₀), d^* _m=1 при a^* _m=1 и a^* _m...a^* ₀<а_m...а₀ или a_m=1 и а^* _m...а^* ₀>а_m...а₀, d_m=1 при a^* _m=1 и а^* _m...a^* ₀>a_m...a₀ или a_m=1 и а^* _m...а^* ₀≤a_m...а₀, в остальных случаях d^* _m=0 и d_m=0. Тогда m-разрядные двоичные числа, задаваемые двоичными сигналами на первом,...,m-м и (m+2)-м,...,(2m+1)-м выходах устройства 1_i (), маркерные биты на (m+1)-м и (2m+2)-м выходах устройства 1_i будут определяться соответственно рекуррентными выражениями

где

Здесь символами ∨, · и &, * обозначены операции max, min и И, ИЛИ; j= есть номер момента времени t_j (фиг.2); V_i0=0; W_0j=х_j; ν_i0=0; w_0j=1. В представленной ниже таблице 1 приведены значения выражений (1) при n=4

В таблице 2 приведены значения выражений (1) и (2), когда x₁=с, х₂=b, х₃=а, x₄=b и а>b>с.

С учетом данных, приведенных в таблице 1, нетрудно вывести непосредственное выражение, определяющее m-разрядное двоичное число, задаваемое двоичными сигналами на g-й (g=) группе m выходов предлагаемого устройства при j=n:

где х_s1≠...≠x_sg∈{х₁...,х_n}; есть количество неповторяющихся фрагментов x_s1...x_sg, определяемое как число сочетаний из n по g. При g=n+1-r выражение (3) совпадает с видом поисковой функции (функция (6.7) на стр.117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая реализует алгоритм выбора из множества {x₁,...,х_n} элемента х^(r) заданного ранга r∈{1,...,n} (х⁽¹⁾≤...≤х⁽ⁿ⁾; {x⁽¹⁾}∪...∪{x⁽ⁿ⁾}={x₁,...,x_n}). Таким образом, предлагаемое устройство будет воспроизводить операцию

сортировки m-разрядных двоичных чисел x₁,...,x_n. При этом согласно таблице 2 предлагаемое устройство выполняет распознавание дубликатов сортируемых чисел (дубликат маркируется нулевым маркерным битом).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство сортировки двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает распознавание дубликатов n (n≥2) сортируемых m-разрядных двоичных чисел, задаваемых двоичными сигналами.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является расширение функциональных возможностей устройства за счет обеспечения распознавания дубликатов n (n≥2) сортируемых m-разрядных двоичных чисел. Устройство содержит n-1 постоянных запоминающих устройств, каждое из которых имеет объем (2m+2)×2^2m+2 бит, n-1 регистров, каждый из которых имеет разрядность (m+1) бит, маркерный вход, m информационных входов, два настроечных входа, n групп первого - m-го выходов, маркерные выходы. 2 ил., 2 табл.

Устройство сортировки двоичных чисел, содержащее два настроечных входа, m информационных входов, n групп первого - m-го выходов, отличающееся тем, что в него дополнительно введены n-1 постоянных запоминающих устройств, каждое из которых имеет объем (2m+2)·2^2m+2 бит, и n-1 регистров, каждый из которых имеет разрядность m+1 бит, причем k-й () выход i-го () постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом записи ко второму настроечному входу устройства сортировки двоичных чисел, а (m+k+1)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k+1)-му адресному входу последующего постоянного запоминающего устройства, k-й выход и вход сброса i-го регистра соединены соответственно с k-м адресным входом i-го постоянного запоминающего устройства и первым настроечным входом устройства сортировки двоичных чисел, (2m+2)-й адресный вход первого постоянного запоминающего устройства подключен к маркерному входу устройства сортировки двоичных чисел, а (m+1)-й выход i-го и (2m+2)-й выход (n-1)-го постоянных запоминающих устройств подключены соответственно к i-му и n-му маркерным выходам устройства сортировки двоичных чисел, l-й информационный вход, i-я и n-я группы первого - m-го выходов которого соединены соответственно с (m+l+1)-м адресным входом первого, первым - m-м выходами i-го и (m+2)-м - (2m+1)-м выходами (n-1)-го постоянных запоминающих устройств.