ТРАНСФОРМАЦИЯ ПРЕРЫВИСТЫХ СПЕЦИФИКАТОРОВ КОМАНД В НЕПРЕРЫВНЫЕ СПЕЦИФИКАТОРЫ КОМАНД Российский патент 2015 года по МПК G06F9/455 

Предпосылки создания изобретения

[001] Аспект изобретения относится, в общем, к эмуляции внутри вычислительной среды и, в частности, к эмуляции спецификаторов внутри команд.

[002] Эмуляция имитирует функции на архитектуре компьютера, называемой целевой архитектурой. Целевая архитектура отличается от архитектуры компьютера, называемой исходной архитектурой, для которой функции были определены. Например, команда, написанная для z/Architecture, предоставленной корпорацией International Business Machines, Армонк, штат Нью-Йорк, может быть транслирована и представлена в виде одной или более команд на другой архитектуре, такой как PowerPC, также предложенной корпорацией International Business Machines, или другой архитектуре, предложенной корпорацией International Business Machines или другой компанией. Эти транслированные команды выполняют ту же или подобную функцию, что и команда, которая транслируется.

[003] Существуют различные типы эмуляции, включая интерпретацию и трансляцию. При интерпретации считываются данные, представляющие команду, и как только каждая команда декодируется, она выполняется. Каждая команда выполняется каждый раз, когда на нее ссылаются. Однако, при трансляции, называемой также двоичной трансляцией или рекомпиляцией, последовательности команд транслируются из набора команд одной архитектуры компьютера в набор команд другой архитектуры компьютера.

[004] Существуют различные типы трансляции, включая статическую трансляцию и динамическую трансляцию. При статической трансляции код команды одной архитектуры конвертируется в код, который запускается на другой архитектуре без предварительного выполнения кода. Напротив, при динамической трансляции по меньшей мере часть кода выполняется и транслируется, а результат помещается в кэш для последующего выполнения процессором целевой архитектуры компьютера.

РАСКРЫТИЕ ИЗОБРЕТЕНИЯ

[005] Для устранения недостатков уровня техники предложен реализованный в машиночитаемом носителе данных способ трансформирования спецификаторов команд вычислительной среды, включающий получение из первой команды, определенной для первой архитектуры компьютера, прерывистого спецификатора, имеющего первую часть и вторую часть, причем первую часть получают из первого поля первой команды, а вторую часть получают из второго поля первой команды, отделенного от первого поля; создание непрерывного спецификатора с использованием первой части и второй части, полученных из первой команды, причем для создания непрерывного спецификатора используют одно или более правил, основанных на коде операции первой команды; использование непрерывного спецификатора, как если бы в первой команде вместо прерывистого спецификатора был задан прерывистый спецификатор, для указания ресурса для использования при выполнении второй команды, причем вторая команда определена для второй архитектуры компьютера, отличной от первой архитектуры компьютера, и эмулирует функцию первой команды; и выполнение второй команды для эмуляции функции первой команды с использованием ресурса, указываемого непрерывным спецификатором, созданным с использованием первойчасти и второй части, полученных из первой команды, причем непрерывный спецификатор используют как если бы прерывистый спецификатор не задавался.

Технический результат, достигаемый при осуществлении изобретения, заключается в повышении эффективности эмуляции одной командой, определенной для одной архитектуры компьютера, функции другой команды, определенной для другой архитектуры компьютера, за счет создания непрерывного спецификатора на основе прерывистого спецификатора.

[006] В заявке также предложена компьютерная система, реализующая вышеописанный способ.

[007] Объектом изобретения является также собственно способ трансформирования спецификаторов команд вычислительной среды, описанный выше.

КРАТКОЕ ОПИСАНИЕ И НЕСКОЛЬКО ПРЕДСТАВЛЕНИЙ ЧЕРТЕЖЕЙ

[008] Один или более аспектов данного изобретения выделены особо и явно заявлены как примеры в формуле изобретения в конце описания. Вышеуказанное и цели, признаки и преимущества одного или более аспектов изобретения понятны из следующего подробного описания с помощью сопровождающих чертежей.

На ФИГ. 1 изображен один из примеров вычислительной среды, включающей и использующей один или более аспектов данного изобретения.

На ФИГ. 2 изображены дальнейшие подробности памяти согласно ФИГ. 1 в соответствии с аспектом данного изобретения.

На ФИГ. 3 изображен один из вариантов воплощения общего вида процесса эмуляции, который задействует одну или более интерпретаций и трансляций.

На ФИГ. 4 изображен один из примеров логики, связанной с блоком интерпретации, указанным на ФИГ. 3.

На ФИГ. 5 изображен один из примеров логики, связанной с блоком трансляции, указанным на ФИГ. 3.

На ФИГ. 6 изображен другой вариант воплощения общего вида процесса эмуляции, который задействует одну или более интерпретаций и трансляций, модифицированных в соответствии с аспектом данного изобретения.

На ФИГ.7А изображен один из примеров логики, связанной с блоком интерпретации, указанным на ФИГ.6, в соответствии с аспектом данного изобретения.

На ФИГ.7Б изображен один из вариантов логики для трансформации прерывистого спецификатора в непрерывный спецификатор в соответствии с аспектом данного изобретения.

На ФИГ.8 изображен один из примеров логики, связанной с блоком трансляции, указанным на ФИГ.6, в соответствии с аспектом данного изобретения.

На ФИГ.9А изображен один из вариантов трансформации прерывистого спецификатора команды Vector Load (загрузить вектор) одной архитектуры компьютера в непрерывный спецификатор в команде Load Vector Indexed (загрузить вектор с нумерацией) другой архитектуры компьютера в соответствии с аспектом данного изобретения.

На ФИГ.9Б изображен другой пример трансформации согласно ФИГ.9А, включающий выделение отдельного регистра непрерывному спецификатору в соответствии с аспектом данного изобретения.

На ФИГ.10 изображен пример файла регистра в соответствии с аспектом данного изобретения.

На ФИГ.11 изображен пример трансформации прерывистого спецификатора в непрерывный спецификатор с размещением в памяти при эмуляции в соответствии с аспектом данного изобретения.

На ФИГ.12 изображена одна из реализации компьютерного программного продукта, включающего один или более аспектов данного изобретения.

На ФИГ.13 изображена одна из реализации главной компьютерной системы, включающей и использующей один или более аспектов данного изобретения.

На ФИГ.14 изображен другой пример компьютерной системы, включающей и использующей один или более аспектов данного изобретения.

На ФИГ.15 изображен еще один пример компьютерной системы, содержащей компьютерную сеть, включающую и использующую один или более аспектов данного изобретения.

На ФИГ.16 изображена одна из реализации различных элементов компьютерной системы, включающей и использующей один или более аспектов данного изобретения.

На ФИГ.17А изображена одна из реализации исполнительного устройства компьютерной системы согласно ФИГ.16, включающего и использующего один или более аспектов данного изобретении.

На ФИГ.17Б изображена одна из реализации устройства ветвления компьютерной системы согласно ФИГ.16, включающего и использующего один или более аспектов данного изобретения.

На ФИГ.17В изображена одна из реализации устройства загрузки/сохранения компьютерной системы согласно ФИГ.16, включающего и использующего один или более аспектов данного изобретения.

На ФИГ.18 изображена одна из реализации эмулируемой хост-компьютерной системы, включающей и использующей один или более аспектов данного изобретения.

ПОДРОБНОЕ ОПИСАНИЕ

[009] В соответствии с аспектом данного изобретения предоставляется методика для облегчения эмуляции команд, которые включают прерывистые спецификаторы. Прерывистый спецификатор задает ресурс команды, такой как регистр, используя несколько полей команды. К примеру, несколько полей команды (напр., два поля) содержат биты, которые вместе обозначают конкретный регистр, который будет использоваться командой.

[0010] В отдельном аспекте изобретения предоставляется методика для трансформации прерывистых спецификаторов команд, определенных для одной архитектуры компьютерной системы (напр., z/Architecture, предложенной корпорацией International Business Machines), в непрерывные спецификаторы, используемые командами, определенными для другой архитектуры компьютерной системы (напр., архитектуры PowerPC, предложенной корпорацией International Business Machines). Команды, определенные для другой архитектуры компьютерной системы, эмулируют команды, определенные для одной архитектуры компьютерной системы.

[0011] Одна из реализации вычислительной среды, обеспечивающей эмуляцию, описана при помощи ФИГ.1. В одном из примеров вычислительная среда 100 включает, например, собственное центральное процессорное устройство 102, память 104 и одно или более устройств ввода-вывода и/или интерфейсов 106, соединенных между собой посредством, например, одной или более шин 108 и/или других соединений. Как примеры, вычислительная среда 100 может включать процессор PowerPC, сервер pSeries или сервер xSeries, предлагаемые корпорацией International Business Machines, Армонк, штат Нью-Йорк; HP Superdome с процессорами Intel Itanium II, предлагаемый компанией Hewlett Packard Co., Пало-Альто, штат Калифорния; и/или другие машины на основе архитектур, предлагаемых корпорациями International Business Machines, Hewlett Packard, Intel, Oracle или другими.

[0012] Собственное центральное процессорное устройство 102 содержит один или более собственных регистров 110, таких как один или более регистров общего назначения и/или один или более регистров специального назначения, использующихся при обработке внутри среды. Эти регистры содержат сведения, которые представляют состояние среды в любой отдельный момент времени.

[0013] Кроме того, собственное центральное процессорное устройство 102 выполняет команды и код, хранящиеся в памяти 104. В отдельном примере центральное процессорное устройство выполняет код эмулятора 112, хранящийся в памяти 104. Этот код задействует вычислительную среду, настроенную на одной архитектуре для эмуляции другой архитектуры. Например, код эмулятора 112 позволяет машинам, основанным на архитектурах, отличных от z/Architecture, таких так процессоры PowerPC, серверы pSeries, серверы xSeries, серверы HP Superdome или другие, эмулировать z/Architecture и выполнять программное обеспечение и команды, разработанные на основе z/Architecture.

[0014] Дальнейшие подробности касательно кода эмулятора 112 описаны при помощи ФИГ.2. Гостевые команды 200 включают программные команды (напр., машинные команды), которые были разработаны для выполнения в архитектуре иной, нежели таковая собственного ЦПУ 102. Например, гостевые команды 200 могли быть разработаны для выполнения на процессоре z/Architecture, но вместо этого эмулируются на собственном ЦПУ 102, которое может быть, например, процессором PowerPC или процессором другого типа. В одном из примеров код эмулятора 112 включает модуль считывания команд 202 для получения одной или более гостевых команд 200 из памяти 104 и опционального обеспечения локальной буферизации полученных команд. Он включает также программу трансляции команд 204 для определения типа гостевой команды, которая была получена, и для трансляции гостевой команды в одну или более соответствующих собственных команд 206. Эта трансляция включает, например, идентификацию функции для выполнения гостевой командой (напр., через код операции) и выбор собственной команды (команд), выполняющих эту функцию.

[0015] Далее, эмулятор 112 включает программу управления эмуляцией 210, заставляющую собственные команды выполняться. Программа управления эмуляцией 210 может заставить собственное ЦПУ 102 выполнить программу собственных команд, которые эмулируют одну или более ранее полученных гостевых команд, и по завершению этого выполнения вернуть управление программе считывания команд для эмуляции получения следующей гостевой команды или группы гостевых команд. Выполнение собственных команд 206 может включать загрузку данных в регистр из памяти 104; запись данных обратно в память из регистра; или выполнение некоторого типа арифметической или логической операции, как определено программой трансляции.

[0016] Каждая программа, например, реализована в программном обеспечении, которое хранится в памяти и выполняется собственным центральным процессорным устройством 102. В других примерах одна или более программ или операций могут быть реализованы в микропрограммном, аппаратном, программном обеспечении или в некоторой их комбинации. Регистры эмулируемого процессора могут быть эмулироваться с помощью регистров 110 собственного ЦПУ или с помощью ячеек в памяти 104. В вариантах реализации гостевые команды 200, собственные команды 206 и код эмулятора 112 могут находиться в одной памяти или могут быть рассредоточены по различным запоминающим устройствам.

[0017] В данном контексте, микропрограмма включает, напр., микрокод, милликод и/или макрокод процессора. Она включает, например, команды аппаратного уровня и/или структуры данных, используемые в реализации машинного кода высокого уровня. В одном варианте реализации она включает, например, проприетарный код, который обычно поставляется как микрокод, который включает достоверное программное обеспечение или микрокод, специфичный для нижележащего аппаратного обеспечения, и управляет доступом операционной системы к системному аппаратному обеспечению.

[0018] В одном примере гостевая команда 200, которая считывается, транслируется и выполняется, является одной или более из команд, описываемых здесь. Команда одной архитектуры (напр., для z/Architecture) считывается из памяти, транслируется и представляется в виде последовательности собственных команд 206 другой архитектуры (напр., PowerPC, pSeries, xSeries, Intel и т.п.). Затем эти собственные команды выполняются.

[0019] Дальнейшие подробности касательно эмуляции описаны при помощи ФИГ.3-5. В частности, на ФИГ.3 изображен один из вариантов общего вида процесса эмуляции, который задействует одну или более интерпретаций и трансляций; на ФИГ.4 изображена одна из реализации логики, связанной с интерпретацией, обозначенной на ФИГ.3 (Методика 2000); а на ФИГ.5 изображена одна из реализации логики, связанной с двоичной трансляцией, обозначенной на ФИГ.3 (Методика 3000). В этом частном примере команды, написанные для z/Architecture, транслируются в команды PowerPC. Тем не менее, те же методики применимы для эмуляции z/Architecture на других целевых архитектурах; других исходных архитектур на архитектуре PowerPC; и/или другой исходной архитектуры на других целевых архитектурах.

[0020] Согласно ФИГ.3, при эмуляции команда, обозначаемая как команда X, считывается и интерпретируется как описано более подробно с помощью ФИГ.4, ШАГ 300. Обновляются различные статистические данные, касающиеся интерпретируемой команды, ШАГ 302, а затем обработка переходит к следующей команде, которая становится командой Х в логике, ШАГ 304. Выполняется определение того, имеет ли эта следующая команда ранее транслированную точку входа, ЗАПРОС 306. Если нет, далее выполняется определение, появлялась ли эта следующая команда N (напр., 15) раз, ЗАПРОС 308. То есть появлялась ли эта команда достаточно часто для того чтобы оптимизировать ее выполнение при помощи, например, осуществления динамической компиляции (ЛТ) кода, которое предоставляет точку входа для последующего использования. Если эта команда не появлялась N раз, например 15 раз, то обработка продолжается с ШАГА 300. Иначе обработка продолжается с создания группы команд и трансляции группы команд с одной архитектуры на другую архитектуру, ШАГ 310. Один из вариантов осуществления этой трансляции описан при помощи ФИГ.5. Вслед за созданием и трансляцией группы, группа выполняется, ШАГ 312, и обработка продолжается с ШАГА 304.

[0021] Возвращаясь к ЗАПРОСУ 306, если есть существующая транслированная точка входа для команды, обработка продолжается с выполнения группы в точке входа, ШАГ 312.

[0022] Дальнейшие подробности касательно интерпретации команды (Методика 2000) описаны при помощи ФИГ.4. Сначала считывается команда при следующем адресе программного счетчика (PC), ШАГ 400. Эта команда анализируется, и извлекаются поля кода операции, регистра и непосредственное, ШАГ 402. Затем осуществляется ветвление к коду, который эмулирует поведение, соответствующее извлеченному коду операции, ШАГ 404. Затем эмулируемый код выполняется, ШАГ 406.

[0023] Дальнейшие подробности касательно трансляции команд внутри группы (Методика 3000) описаны при помощи ФИГ.5. Сначала считывается команда в предопределенной группе команд, ШАГ 500. В одном из примеров группа может создаваться с помощью множества способов. В соответствии с одним вариантом реализации, создается группа, охватывающая единый путь выполнения вдоль наиболее вероятного пути. В другом варианте реализации создается группа, охватывающая один из последних предшествующих путей выполнения или текущий путь выполнения, на основе состояния эмулируемой архитектуры. В ином варианте реализации все ветви считаются не выбранными. В еще одном варианте реализации множественные пути включаются в группу, например, все пути, начинающиеся с начальной точки группы. В другом варианте реализации все команды вплоть до и включая первую ветвь, добавляются в группу (т.е. группа соответствует прямолинейному участку кода, общеизвестному также как “базовый элемент”). В каждом из вариантов реализации следует принять решение, где и когда закончить группу. В одном варианте группа заканчивается после фиксированного числа команд. В другом варианте группа заканчивается после снижения накопленной вероятности достижения команды ниже заданного порога. В некоторых вариантах группа останавливается немедленно после достижения условия остановки. В другом ряду вариантов реализации группа останавливается только в четко определенной “точке остановки”, напр., при определенной команде, в сочетании, характерном для начала группы, или в других условиях.

[0024] Потом команда анализируется, и поля кода операции, регистра и непосредственное извлекаются из команды, ШАГ 502. Далее, обеспечивается внутреннее представление извлеченных сведений, ШАГ 504. Это внутренне представление представляет собой формат извлеченных сведений, который используется процессором (напр., компилятором или транслятором) для оптимизации декодирования, выделения регистров и/или других задач, связанных с трансляцией команды.

[0025] Далее, выполняется определение, есть ли другая команда в группе, предназначенной для трансляции, ЗАПРОС 506. Если так, то обработка продолжается с ШАГА 500. Иначе обработка продолжается с оптимизации внутреннего представления, ШАГ 508, выделения одного или более регистров для группы команд, ШАГ 510, и создания кода, который эмулирует команды в группе, ШАГ 512.[0026] В то время как вышеизложенные процедуры интерпретации и трансляции обеспечивают эмуляцию команды, определенной для одной архитектуры, одной или более команд, определенных для другой архитектуры, можно усовершенствовать эмуляцию команд, которые используют прерывистые спецификаторы. Например, в соответствии с аспектом данного изобретения, предоставляются улучшения в методиках эмуляции для обработки ситуации, в которой регистровый операнд команды задан несколькими полями команды.

[0027] Одним из типов команд, использующих прерывистые спецификаторы, являются векторные команды, которые являются частью векторного средства, предоставляемого в соответствии с аспектом данного изобретения. Во многих векторных командах поле регистра содержит не все биты, необходимые для определения регистра для использования командой, а вместо этого для определения регистра, кроме поля регистра, используется другое поле. Это другое поле называется здесь полем RXB, также называемое битом расширения регистра (register extension bit).

[0028] Поле RXB представляет собой, например, четырехбитное поле (биты 0-3), которое содержит самые старшие биты для каждого из заданных векторным регистром операндов векторной команды. Биты для обозначений регистров, не заданных командой, должны быть зарезервированы и установлены в нуль.

[0029] В одном из примеров биты RXB определены следующим образом:

[0030] 0 - самый старший бит для обозначения первого векторного регистра в команде.

[0031] 1 - самый старший бит для обозначения второго векторного регистра в команде, если таковой имеется.

[0032] 2 - самый старший бит для обозначения третьего векторного регистра в команде, если таковой имеется.

[0033] 3 - самый старший бит для обозначения четвертого векторного регистра в команде, если таковой имеется.

[0034] Каждый бит устанавливается в нуль или единицу, например, ассемблером в зависимости от количества регистров. Например, для регистров 0-15 бит устанавливается в 0; для регистров 16-31 бит устанавливается в 1 и т.п.

[0035] В одном из вариантов реализации каждый бит RXB является битом расширения для отдельной ячейки в команде, которая включает один или более векторных регистров. Например, в одной или более векторных команд бит 0 поля RXB является битом расширения для ячейки 8-11, которая закреплена за, напр., V₁; бит 1 поля RXB является битом расширения для ячейки 12-15, которая закреплена за, напр., V₂ и так далее.

[0036] В другом варианте реализации поле RXB содержит дополнительные биты, и в качестве расширения для каждого вектора или ячейки используется более чем один бит.

[0037] В соответствии с аспектом данного изобретения предоставляются методики для трансформации прерывистых спецификаторов операндов в непрерывные спецификаторы. Будучи единожды трансформированы, непрерывные спецификаторы используются безотносительно к прерывистым спецификаторам.

[0038] Один из вариантов логики для эмуляции команд, использующих прерывистые спецификаторы, описан при помощи ФИГ.6-8. В частности, на ФИГ.6 изображен общий вид процесса эмуляции, включающего одну или более интерпретаций и трансляций команд, содержащих прерывистые спецификаторы; на ФИГ.7А изображена одна из реализации интерпретации (Методика 6000), включающая интерпретацию прерывистых спецификаторов; на ФИГ.7Б изображена одна из реализации трансформации прерывистого спецификатора в непрерывный спецификатор; а на ФИГ.8 изображена одна из реализации трансляции (Методика 7000), включающая трансляцию прерывистых спецификаторов.

[0039] Сначала, согласно ФИГ.6 предоставляется общий вид процесса эмуляции. Этот общий вид похож на общий вид, представленный на ФИГ.3, за исключением того, что ШАГ 600 использует Методику 6000, описанную при помощи ФИГ.7А, вместо Методики 2000, указанной в ШАГЕ 300; а ШАГ 610 использует Методику 7000, описанную при помощи ФИГ.8, вместо Методики 3000, указанной в ШАГЕ 310. Поскольку общий вид описан выше при помощи ФИГ.3, он не повторяется здесь; вместо этого обсуждение переходит к логике ФИГ.7А.

[0040] Согласно ФИГ.7А ШАГИ 700, 702, 704 и 706 подобны ШАГАМ 400, 402, 404 и 406 соответственно, из ФИГ.4, и поэтому не описываются снова; тем не менее, ШАГИ 703 и 705 описываются. В ШАГЕ 703, в соответствии с аспектом данного изобретения, непрерывный спецификатор (называемый здесь также непрерывным индексом) создается из прерывистого спецификатора. Дальнейшие подробности касательно создания непрерывного спецификатора из прерывистого спецификатора описываются при помощи ФИГ.7Б.

[0041] Согласно ФИГ.7Б в одном из вариантов воплощения сначала считывается прерывистый спецификатор, ШАГ 750. Это включает, например, определение из кода операции, что команда имеет прерывистый спецификатор, и определение, какие поля команды используются для указания прерывистого спецификатора. Например, часть кода операции задает формат команды, а этот формат указывает процессору, что команда имеет по меньшей мере один прерывистый спецификатор, и далее определяет поля, используемые для указания прерывистого спецификатора. Затем эти поля считываются для получения данных (напр., бит) в этих полях. Например, во многих векторных командах ячейка 8-11 команды (напр., V₁) задает множество бит (напр., 4), используемых для определения векторного регистра, а поле RXB команды содержит один или более дополнительных бит, используемых для определения отдельного векторного регистра. Эти биты получаются на этом этапе.

[0042] Вслед за получением прерывистого спецификатора (напр., биты из поля регистра V₁ и бит(ы) из RXB) используется одно или более правил для соединения частей прерывистого спецификатора, чтобы создать непрерывный спецификатор, ШАГ 752. Одно или более правил зависит, например, от формата команды, как определено кодом операции команды. В частном примере, в котором код операции обозначает поле RXB, одно или более правил включают использование бит(а) RXB, связанных с регистровым операндом, в качестве самого старшего бит(а) для бит, заданных в поле регистра. Например, поле RXB имеет в одном варианте реализации 4 бита и каждый бит соответствует регистровому операнду. Например, бит 0 соответствует первому регистровому операнду, бит 1 соответствует второму регистровому операнду и так далее. Так, бит, соответствующий регистровому операнду, извлекается и используется для создания непрерывного спецификатора. Например, если в поле регистра первого операнда задано двоичное 0010, а в поле RXB задано двоичное 1000, значение бита, связанного с первым операндом, бита 0, в данном примере, составляется в 0010. Таким образом, непрерывный спецификатор равен 10010 (регистр 18) в данном примере.

[0043] Затем созданный непрерывный спецификатор используется, как если бы это был спецификатор, предусмотренный в команде, ШАГ 754.

[0044] После этого, возвращаясь к ФИГ.7А, выполняется ветвление к коду, который эмулирует поведение, соответствующее коду операции, ШАГ 704. Далее, непрерывный индекс используется для управления усредненным архитектурным ресурсом безотносительно к прерывистому спецификатору, ШАГ 705. То есть непрерывный регистровый спецификатор используется как если бы прерывистого спецификатора не было. Каждый непрерывный спецификатор обозначает регистр для использования кодом эмуляции. После этого эмулируемый код выполняется, ШАГ 706.

[0045] Дальнейшие подробности касательно трансляции, включая трансформацию прерывистых спецификаторов в непрерывные спецификаторы (обозначенную как Методика 7000), описаны при помощи ФИГ.8. В одном из вариантов реализации, ШАГИ 800, 802, 804, 806, 808, 810 и 812 подобны ШАГАМ 500, 502, 504, 506, 508, 510 и 512 соответственно, из ФИГ.5, и поэтому не описываются здесь при помощи ФИГ.8. Однако в соответствии с аспектом данного изобретения предпринимаются дальнейшие шаги для трансформации прерывистого спецификатора команды исходной архитектуры в непрерывный спецификатор команды целевой архитектуры. Команда целевой архитектуры эмулирует функцию команды исходной архитектуры.

[0046] Например, в ШАГЕ 803 непрерывный спецификатор создается из прерывистого спецификатора. Как описано выше при помощи ФИГ.7Б, это включает получение прерывистого спецификатора из команды, которая эмулируется, и использование одного или более правил для создания непрерывного спецификатора из прерывистого спецификатора. В одном из вариантов реализации код операции команды, которая имеет прерывистый спецификатор, указывает, по меньшей мере, неявно по своему формату, что команда содержит прерывистый спецификатор. Например, формат команды указывается посредством одного или более бит в коде операции (напр., первых двух бит), и на основе формата процессор (напр., компилятор, транслятор, эмулятор процессора) понимает, что эта команда содержит прерывистый спецификатор, в котором часть спецификатора ресурса, такого как регистр, содержится в одном поле команды, а одна или более других частей спецификатора расположены в одном или более других полей команды.

[0047] Код операции, к примеру, предоставляет также указание процессору одного или более правил, использующихся для создания непрерывного спецификатора из прерывистого спецификатора. Например, код операции может указывать, что данная команда является векторной регистровой командой, и поэтому содержит поле RXB. Таким образом, процессор получает сведения (напр., правила, хранящиеся в памяти или внешнем запоминающем устройстве), которые указывают на команду с полем RXB, a поле RXB предоставляет самый старший бит для соответствующего ему поля регистра. Правила определяют, например, что для создания непрерывного поля биты поля регистра комбинируются с одним или более бит поля RXB, связанных с данным регистровым операндом.

[0048] Вслед за созданием непрерывного спецификатора, непрерывный спецификатор используется безотносительно к прерывистому спецификатору. Например, в ШАГЕ 808 код оптимизируется при помощи непрерывного спецификатора безотносительно к прерывистому спецификатору. Аналогично, один или более регистров назначаются при помощи непрерывного спецификатора и безотносительно к прерывистому спецификатору, ШАГ 810. Более того, в ШАГЕ 812 эмулируемый код создается безотносительно к прерывистому спецификатору и использует назначение, произведенное в ШАГЕ 810. То есть, на этих этапах нет никаких указаний, что непрерывный спецификатор был создан из непрерывного спецификатора. Прерывистый спецификатор игнорируется.

[0049] Дальнейшие подробности касательно трансляции прерывистого спецификатора в непрерывный спецификатор описываются при помощи примеров согласно ФИГ.9А, 9Б и 11. Сначала согласно ФИГ.9А изображена команда Загрузка Вектора (Vector Load) (VL) 900. В одном примере команда Vector Load содержит поля кода операции 902а (напр., биты 0-7), 902b (напр., биты 40-47), обозначающие операцию загрузки вектора; поле векторного регистра 904 (напр., биты 8-11), использующееся для задания векторного регистра (V₁); индексное поле (Х₂) 906 (напр., биты 12-15); базовое поле (В₂) 908 (напр., биты 16-19); поле смещения (D₂) 910 (напр., биты 20-31); и поле RXB 912 (напр., биты 36-39). Каждое из полей 904-912 в одном примере отделено и независимо от поля (полей) кода операции. Далее, в одном варианте реализации они отделены и независимы друг от друга; однако в других вариантах более чем одно поле могут комбинироваться. Дальнейшие сведения об использовании этих полей описываются ниже.

[0050] В одном из примеров выбранные биты (напр., первые два биты кода операции, заданные полем кода операции 902а) определяют длину и формат команды. В этом частном примере длина равна трем полусловам, а формат является векторной регистрово-индексной операцией сохранения с расширенным полем кода операции. Векторное (V₁) поле вместе с соответствующим ему битом расширения, заданным RXB, определяет векторный регистр (т.е. прерывистый спецификатор). В частности, для векторных регистров регистр, содержащий операнд, определяется при помощи, например, четырехбитного поля регистрового поля с прибавлением его бита расширения регистра (RXB) в качестве самого старшего бита. Например, если четырехбитное поле в V₁ равно двоичному 0010, а бит расширения для этого операнда равен двоичному 1, то 5-битное поле равно двоичному 10010, обозначая регистр номер 18 (десятичный).

[0051] Нижний индекс, связанный с полем команды, обозначает операнд, к которому применяется поле. Например, нижний индекс 1, связанный с V₁, обозначает первый операнд и так далее. Это используется для определения, который бит поля RXB комбинируется с регистровым полем. Регистровый операнд равен одному регистру по длине, которая составляет, например, 128 байт. В одном примере, в команде операции векторного регистро-индексного сохранения, содержимое регистров общего назначения, определенное полями X₂ и В₂, прибавляется к содержимому поля D₂ для получения адреса второго операнда. Смещение D₂ для команды Vector Load рассматривается как 12-битное целое без знака, в одном примере.

[0052] В этом примере, поскольку V₁ является первым операндом, крайняя левая ячейка (напр., бит 0) поля RXB связана с этим операндом. Таким образом, значение, расположенное в крайней левой ячейке, комбинируется со значением в поле регистра V₁ для создания непрерывного спецификатора, как описано в этой заявке.

[0053] В соответствии с аспектом данного изобретения команда Vector Load 900, которая определена, например, для z/Architecture, эмулируется в команду Load Vector Indexed 950, определенную, например, для архитектуры PowerPC. Хотя в этом примере z/Architecture является исходной архитектурой, a PowerPC - целевой архитектурой, это лишь один из примеров. Многие другие архитектуры могут использоваться в качестве одной или обеих исходных и целевых архитектур.

[0054] Каждая архитектура связана с ее собственными регистрами, которые она может использовать. Например, в z/Architecture есть 32 векторных регистра, а другие типы регистров могут быть отображены на квадрант векторных регистров. К примеру, как изображено на ФИГ.10, если есть файл регистра 1000, который содержит 32 векторных регистра 1002, и каждый регистр имеет 128 бит в длину, то 16 регистров с плавающей точкой 1004, которые имеют 64 бит в длину, могут быть наложены на векторные регистры. Таким образом, к примеру, когда регистр с плавающей точкой 2 изменяется, то векторный регистр 2 также изменяется. Другие отображения для других типов регистров также возможны.

[0055] Аналогично, PowerPC или другая целевая архитектура имеет ряд регистров, определенных для нее. Этот ряд регистров может быть отличным или одинаковым с набором регистров, выделенных для исходной архитектуры. Целевой регистр может иметь больше или меньше регистров, доступных для конкретного типа команды. Например, в примере, изображенном на ФИГ.9А, команда Vector Load и команда Load Vector Indexed имеют 32 векторных регистра, доступных для них. Возможны также другие примеры.

[0056] Как отмечено в коде операции, команда Vector Load содержит прерывистый спецификатор, который в этом примере представлен в полях V₁ и RXB. Эти прерывистые поля комбинируются для создания непрерывного индекса в команде Load Vector Indexed 950. Этот непрерывный спецификатор обозначен в поле VRT 954 команды 950. В этом частном примере, как показано в коде VL v18, 0(0, gr5), векторный регистр, который задается, есть регистр 18. Этот регистр задается в команде прерывистым спецификатором, предоставленным полем V₁ и полем RXB. В данном примере поле V₁ содержит значение 2 (двоичное 0010), а поле RXB содержит значение 8 (двоичное 1000). На основе предопределенных правил, поскольку V₁ является первым операндом, крайний левый бит (1) 1000 составляется с битами в поле V₁ (0010), образуя непрерывный спецификатор 10010, который равен десятичному значению 18.

[0057] Как обозначено числом 956, представление 18 помещается в поле VRT команды Load Vector Indexed, которое соответствует полю регистра (V₁) команды Vector Load. Для полноты поля RA и RB команды 950 соответствуют полям Х₂ и B₂ соответственно команды 900. Поле D₂ команды 900 не имеет соответствующего поля в команде 950, а поля кода операции команды 900 соответствуют полям кода операции команды 950.

[0058] Другой пример изображен на ФИГ.9Б. В этом примере, так же как и в примере, изображенном на ФИГ.9А, прерывистый спецификатор (V₁, RXB) команды 900 трансформируется в непрерывный спецификатор (VRT) команды 950. Однако в этом примере регистр, выделенный для команды 950, имеет не тот же номер, что трансформированный непрерывный спецификатор; вместо этого непрерывный спецификатор отображается на другой регистр. Например, в примере согласно ФИГ.9А прерывистый спецификатор указывает на регистр 18, так же как и непрерывный спецификатор. То есть это отображение один к одному. Однако на ФИГ.9Б прерывистый спецификатор 18 трансформируется в непрерывный спецификатор 18, но затем 18 непрерывного спецификатора отображается на другой регистр, такой как регистр 7 (см. числовое обозначение 980). То есть регистр 18 в исходной архитектуре отображается на регистр 7 в целевой архитектуре, в этом частном примере. Такое отображение предопределено и доступно процессору.

[0059] Еще один пример изображен на ФИГ.11. В этом примере вместо выделения регистра во время эмуляции, как на ФИГ.9А и 9Б, выделяется память. В этом примере команда, VLR, используется для перемещения содержимого одного векторного регистра, VR 18, в другой векторный регистр, VR 24. Однако в этом примере допускается, что файл регистра недостаточно велик, чтобы включать эти векторные регистры, так что взамен используется память. То есть существует непрерывная область памяти, которая хранит множество векторов как массив. Массив начинается с адреса, rvbase, в котором хранится первый регистр, напр., регистр 0; и далее, следующий регистр хранится с отступом, напр., 16 байт, от rvbase; а третий регистр хранится с отступом от второго регистра и так далее. Таким образом, в этом примере регистр 18 расположен с отступом 288 от rvbase, а регистр 24 с отступом 384 от rvbase.

[0060] В этом примере есть два прерывистых спецификатора (V₁, RXB; и V₂, RXB). Таким образом создается два непрерывных спецификатора. Например, поскольку V₁ является первым операндом, первый непрерывный спецификатор создается посредством составления бит в V₁ с битом 0 из RXB. Поскольку V₁ содержит двоичное 1000 (десятичное 8), а RXB содержит двоичное 1100 (десятичное 12), первый непрерывный спецификатор создается посредством составления 1 (из бита 0 RXB) и 1000 (из V₁), что дает 11000 (десятичное 24). Аналогично, второй непрерывный спецификатор создается посредством составления 0010 (десятичное 2 для V₂) и 1 (из бита 1 RXB), что дает 10010 (десятичное 18). Поскольку эти регистры находятся внутри памяти, векторный регистр 24 расположен с отступом 384 от rvbase, а векторный регистр 18 с отступом 288 от rvbase. Эти значения показаны на ФИГ.11 как 1102, 1104 соответственно.

[0061] Псевдокод справа на ФИГ.11 и команды слева описывают перемещение непрерывного числа байт, которые соответствуют векторному регистру с векторным отступом 18 (что соответствует отступу 288 в байтах), к векторному отступу 24 (что соответствует отступу 384 в байтах). В частности load immediate (LI, загрузить непосредственно) загружает значение 288 в rtemp1, а затем выполняется загрузка вектора по адресу, предоставленному rvbase плюс отступ в rtemp1, и значение сохраняется во временном векторном регистре, vtemp2. Далее, следующая load immediate загружает 384 в rtemp1, и выполняется сохранение назад в память в ячейку, которая соответствует адресу плюс отступ в векторном регистре 24 (напр., отступ 288).

[0062] Хотя различные примеры описаны выше, возможны многие другие примеры и варианты. Дальнейшие сведения касательно векторных команд и использования поля RXB описываются в патентной заявке, подаваемой совместно с настоящей, озаглавленной “Instruction to Load Data Up to A Specified Memory Boundary Indicated by the Instruction” (“Команда для загрузки данных до заданной границы памяти, указанной командой”), порядковый номер США______, (номер реестра IBM POU920120030US1), Джонатан Д. Брэдбери и др., которая включается сюда по ссылке во всей ее целостности.

[0063] Далее, здесь упоминаются различные архитектуры. Одна из реализации z/Architecture описана в публикации IBM^®, озаглавленной “z/Architecture Principles of Operation” (“z/Architecture. Принципы работы”), публикация IBM^® номер SA22-7832-08, девятое издание, август 2010 г., которая включается сюда по ссылке во всей ее целостности. IBM^® и Z/ARCHITECTURE^® являются зарегистрированными торговыми марками корпорации International Business Machines, Армонк, штат Нью-Йорк, США. Другие названия, использованные здесь, могут быть зарегистрированными торговыми марками, торговыми марками или названиями изделий корпорации International Business Machines или других компаний. Далее, одна из реализации архитектуры Power описана в “Power ISA™ Version 2.06 Revision B” (“Power ISA. Версия 2.06 Редакция В”), корпорация International Business Machines, 23 июля 2010 г., которая включается сюда по ссылке во всей ее целостности. POWER ARCHITECTURE^® является зарегистрированной торговой маркой корпорации International Business Machines. Далее, одна из реализации архитектуры Intel описана в “Intel^® 64 and IA-32 Architectures Developer's Manual: Vol.2B, Instructions Set Reference, A-L” (“Архитектуры Intel^® 64 и IA-32. Руководство разработчика: т.2B, справочник по набору команд, A-L”), порядковый номер 253666-041US, декабрь 2011 г., и “Intel^® 64 and IA-32 Architectures Developer's Manual: Vol.2B, Instructions Set Reference, M-Z” (“Архитектуры Intel^® 64 и IA-32. Руководство разработчика: т.2B, справочник по набору команд, M-Z”), порядковый номер 253667-041US, декабрь 2011 г., каждое из которых включается сюда по ссылке во всей его целостности. Intel является зарегистрированной торговой маркой корпорации Intel, Санта-Клара, Калифорния.

[0064] В заявке подробно описана методика для трансформации прерывистых спецификаторов команды, определенной для одной системной архитектуры, в непрерывные спецификаторы для команды, определенной для другой системной архитектуры. Предыдущая архитектурная эмуляция неэффективно обрабатывала эмуляцию систем с прерывистыми спецификаторами, и в частности, прерывистыми спецификаторами регистра, в наборах команд как постоянной, так и переменной длины. Однако в соответствии с аспектом данного изобретения предоставляется методика для расширения предыдущих эмуляторов для обработки прерывистых спецификаторов. Методика включает, например, считывание прерывистых спецификаторов, создание непрерывного индекса из прерывистого спецификатора, и использование непрерывного индекса для обращения к однородному ресурсу или представления однородного ресурса.

[0065] В еще одном варианте, в соответствии с реализацией JIT, непрерывный индекс используется для осуществления решений о выделении, необязательно представляя ресурс, к которому обращается прерывистый спецификатор, как прерывистый/неоднородный ресурс, но без отражения разбиения границами прерывистого спецификатора, кроме решений об оптимизации. То есть в одном варианте команда, определенная для одной архитектуры, имеет по меньшей мере один прерывистый спецификатор по меньшей мере для одного ресурса, и этот по меньшей мере один прерывистый спецификатор трансформируется в по меньшей мере один непрерывный спецификатор. Этот по меньшей мере один непрерывный спецификатор используется для выбора по меньшей мере одного ресурса для команды другой архитектуры для использования. Команда другой архитектуры, однако, использует прерывистые спецификаторы. Таким образом, этот по меньшей мере один непрерывный спецификатор для по меньшей мере одного выбранного ресурса трансформируется в по меньшей мере один прерывистый спецификатор для использования командой второй архитектуры. В одной из реализации это осуществляется эмулятором.

[0066] В одном варианте предоставляется эмулятор для эмуляции выполнения команды из набора команд первой компьютерной архитектуры на процессоре, разработанном для второй компьютерной архитектуры. Эмулятор включает, например, считывание команд приложения программой эмуляции; интерпретацию кода операции команд для того, чтобы выбрать модуль эмуляции для эмулирования команд; определение из кода операции, что команды используют прерывистые регистровые поля; комбинирование прерывистых регистровых полей команды с образованием комбинированного регистрового поля; и использование комбинированного регистрового поля командами модуля эмуляции для того, чтобы эмулировать команды.

[0067] Далее, в одном из вариантов пространство регистров содержит подраздел, а набор команд первой компьютерной архитектуры включает первые команды, имеющие поля регистров для доступа только к подразделу, и вторые команды, имеющие непрерывные поля регистров для доступа ко всему пространству регистров.

[0068] В одном варианте поле RXB находится в одном месте для всех команд, использующих поле RXB. Биты RXB являются старшими в том смысле, что бит 36 поля RXB используется для расширения бит 8-11 команды; бит 37 RXB используется для расширения бит 12-15; бит 38 RXB используется для расширения бит 16-19; а бит 39 RXB используется для расширения бит 32-35, к примеру. Далее, решение об использовании бита из RXB в качестве бита расширения зависит от кода операции (напр., R₁ против V₁). Более того, прерывистые спецификаторы могут использовать поля, отличные от полей RXB.

[0069] В данном контексте, термины “память”, “главная память”, “запоминающее устройство” и “главное запоминающее устройство” используются как взаимозаменяемые, если не указано иное, явным образом или неявно по контексту.

[0070] Дополнительные детали, касающиеся векторного средства, включая примеры команд, представлены ниже как часть этого Подробного описания.

[0071] Как оценят специалисты в данной области техники, один или больше аспектов настоящего изобретения могут быть воплощены в виде системы, способа или компьютерного программного продукта. Соответственно, один или больше аспектов настоящего изобретения могут принимать форму целиком аппаратного варианта осуществления, целиком программного варианта осуществления (содержащего аппаратно-программное обеспечение, резидентное программное обеспечение, микрокод и т.д.) или варианта осуществления, сочетающего программные и аппаратные особенности, которые все могут в целом именоваться в описании “схемой”, “модулем” или “системой”. Кроме того, один или больше аспектов настоящего изобретения могут принимать форму компьютерного программного продукта, воплощенного в одной или нескольких машиночитаемых средах, в которых записан машиночитаемый программный код.

[0072] Может использоваться любое сочетание одной или нескольких машиночитаемых сред. Машиночитаемой средой может являться машиночитаемая запоминающая среда (носитель данных). Машиночитаемой запоминающей средой может являться, например, без ограничения электронная, магнитная, оптическая, электромагнитная, инфракрасная или полупроводниковая система, аппаратура или устройство или любое применимое сочетание перечисленного. Более конкретные примеры (неисчерпывающий список) машиночитаемой запоминающей среды включают электрическое соединение, содержащее один или несколько проводов, портативный компьютерный диск, жесткий диск, оперативное запоминающее устройство (ОЗУ), постоянное запоминающее устройство (ПЗУ), стираемое программируемое постоянное запоминающее устройство (СППЗУ или флэш-память), оптическое волокно, портативное постоянное запоминающее устройство на компакт-диске (CD-ROM), оптическое запоминающее устройство, магнитное запоминающее устройство или любое применимое сочетание перечисленного. В контексте настоящего документа машиночитаемой запоминающей средой может являться любая материальная среда, в которой содержится или хранится программа для использования системой, аппаратурой или устройством выполнения команд или применительно к ним.

[0073] Как показано на ФИГ.12, в одном из примеров компьютерный программный продукт 1200 содержит, например, одну или несколько не временных машиночитаемых запоминающих сред 1202 для хранения в них машиночитаемого программного кода или логики 1204 для обеспечения и реализации одного или нескольких аспектов настоящего изобретения.

[0074] Программный код, воплощенный в машиночитаемой среде, может передаваться с использованием соответствующей среды, включая без ограничения беспроводную, проводную среду, оптоволоконный кабель, ВЧ-среду и т.д. или любое применимое сочетание перечисленного.

[0075] Компьютерный программный код для выполнения операций, для одного или более аспектов настоящего изобретения, может быть записан на одном или нескольких языках программирования в любом сочетании, включая объектно-ориентированный язык программирования, такой как Java, Smalltalk, C++ и т.п., и традиционных процедурных языках программирования, таких как “С” и языки ассемблера или аналогичные языки программирования. Программный код может целиком выполняться в пользовательском компьютере, частично в пользовательском компьютере, в качестве автономного пакета программного обеспечения, частично в пользовательском компьютере и частично в удаленном компьютере или целиком в удаленном компьютере или сервере. В случае последнего сценария удаленный компьютер может быть соединен с пользовательским компьютером посредством сети любого типа, включая локальную вычислительную сеть (ЛВС) или глобальную вычислительную сеть (ГВС), или может быть установлено соединение с внешним компьютером (например, по сети Интернет с использованием поставщика услуг Интернет).

[0076] Один или более аспектов настоящего изобретения описаны со ссылкой на структурные схемы и/или блок-схемы способов, оборудования (систем) и компьютерных программных продуктов в соответствии с воплощениями настоящего изобретения. Подразумевается, что каждый блок на структурных схемах и/или блок-схемах и сочетания блоков на структурных схемах и/или блок-схемах могут быть реализованы посредством команд управления компьютерной программой. Эти команды управления компьютерной программой могут передаваться процессору универсального компьютера, специализированного компьютера или другой программируемого аппаратуры для обработки данных с целью формирования механизма, в котором команды, выполняемые посредством процессора компьютера или другого программируемого оборудования обработки данных, создают средство реализации функций/действий, обозначенных блоком или блоками на структурных схемах и/или блок-схемах.

[0077] Эти команды управления компьютерной программой также могут храниться в машиночитаемой среде, которая способна предписывать компьютеру, другому программируемому оборудованию обработки данных или другим устройствам действовать конкретным способом, в результате чего команды, хранящиеся в машиночитаемой среде, формируют продукт, содержащий команды, в которых реализуется функция/действие, обозначенное блоком или блоками на структурных схемах и/или блок-схемах.

[0078] Команды управления компьютерной программой также могут загружаться в компьютер, другое программируемое оборудование обработки данных или другие устройства, чтобы инициировать выполнение последовательности оперативных шагов компьютером, другим программируемым оборудованием или другими устройствами с целью формирования реализованного в компьютере процесса, при этом команды, выполняемые компьютером или другим программируемым оборудованием, обеспечивают процессы реализации функций/действий, обозначенных блоком или блоками на структурных схемах и/или блок-схемах.

[0079] Приведенные на чертежах структурные схемы и блок-схемы иллюстрируют архитектуру, функциональные возможности и действие возможных вариантов реализации систем, способов и компьютерных программных продуктов согласно различным вариантам осуществления одного или более аспектов настоящего изобретения. В связи с этим каждым блоком на структурных схемах или блок-схемах может быть представлен определенный модуль, сегмент или часть кода, которая содержит одну или несколько выполняемых команд для реализации заданной логической функции(-й). Следует также отметить, что в некоторых альтернативных вариантах реализации указанные в блоке функции могут выполняться не в том порядке, в котором они представлены на чертежах. Например, функции, указанные двумя последовательно показанными блоками, в действительности, могут выполняться преимущественно одновременно, или функции иногда могут выполняться в обратном порядке в зависимости от соответствующих функциональных возможностей. Следует также отметить, что каждый блок на блок-схемах и/или структурных схемах и сочетания блоков на блок-схемах и/или структурных схемах могут быть реализованы посредством специализированных аппаратных систем, выполняющих заданные функции или действия, или посредством сочетаний специализированных аппаратных систем и компьютерных команд.

[0080] Помимо вышесказанного, одна или несколько особенностей настоящего изобретения может обеспечиваться, предлагаться, применяться, координироваться, обслуживаться и т.д. поставщиком услуг, который предлагает управление пользовательскими средами. Например, поставщик услуг способен создавать, вести, поддерживать и т.д. для одного или нескольких пользователей машинный код и/или вычислительную инфраструктуру, в которой выполняется одна или несколько особенностей настоящего изобретения. В ответ поставщик услуг может получать оплату от пользователя на основании соглашения о подписке и/или абонентской плате в качестве примеров. Дополнительно или в качестве альтернативы, поставщик услуг может получать плату за рекламное содержание, продаваемое одному или нескольким третьим лицам.

[0081] Согласно одному аспекту настоящего изобретения для выполнения одного или нескольких аспектов настоящего изобретения может быть развернуто приложение. В качестве одного из примеров, развертывание приложения включает использование вычислительной инфраструктуры, способной выполнять один или несколько аспектов настоящего изобретения.

[0082] В качестве одного из дополнительных аспектов настоящего изобретения, развертывание вычислительной инфраструктуры может включать интегрирование машиночитаемого кода в вычислительную систему, при этом код в сочетании с вычислительной системой способен выполнять один или несколько аспектов настоящего изобретения.

[0083] В качестве еще одного из дополнительных аспектов настоящего изобретения может быть предложен способ интегрирования вычислительной инфраструктуры, включающий интегрирование машиночитаемого кода в компьютерную систему. Компьютерная система содержит машиночитаемую среду, содержащую один или несколько аспектов настоящего изобретения. Код в сочетании с компьютерной системой способен выполнять один или несколько аспектов настоящего изобретения.

[0084] Хотя различные варианты осуществления описаны выше, они являются лишь примерами. Например, вычислительные среды других архитектур могут содержать или использовать один или несколько аспектов настоящего изобретения. Далее, могут быть использованы векторы других размеров или другие регистры, и изменения в командах могут быть сделаны не отступая от сути настоящего изобретения. Кроме того, другие команды могут быть использованы при обработке. Более того, один или несколько аспектов настоящего изобретения, относящиеся к преобразованию прерывистых спецификаторов в непрерывные спецификаторы, могут использоваться в других контекстах. Кроме того, спецификаторы могут относиться к элементам, которые отличаются от регистров. Другие изменения также возможны.

[0085] Кроме того, другие типы вычислительных сред могут выгодно применяться из одного или нескольких аспектов настоящего изобретения. В качестве примера, может использоваться система обработки данных, применимая для хранения и/или выполнения программного кода и содержащая по меньшей мере два процессора, прямо или косвенно связанных со средствами памяти посредством системной шины. Элементы памяти включают, например, локальную память, применяемую во время фактического выполнения программного кода, массовую память и кэш-память, которая обеспечивает временное хранение по меньшей мере части программного кода для уменьшения необходимого числа случаев извлечения кода из массовой памяти во время выполнения.

[0086] С системой прямой или косвенно посредством промежуточных контроллеров ввода-вывода могут быть связаны устройства ввода-вывода (включая без ограничения, клавиатуры, дисплеи, координатно-указательные устройства, ЗУПД, накопители на магнитной ленте, на компакт-дисках, на многоцелевых компакт-дисках, портативные миниатюрные накопители на жестких дисках и другие запоминающие среды и т.д.). С системой также могут быть связаны сетевые адаптеры, позволяющие системе обработки данных устанавливать связь с другими системами обработки данных или удаленными принтерами или запоминающими устройствами посредством промежуточной частных или общедоступных сетей. Модемы, кабельные модемы и сетевые карты Ethernet являются лишь несколькими из сетевых адаптеров доступных типов.

[0087] Согласно ФИГ.13, на которой представлены характерные компоненты хост-компьютерной системы 5000 для реализации одного или нескольких аспектов настоящего изобретения. Характерный хост-компьютер 5000 содержит один или несколько процессоров 5001, поддерживающих связь с памятью (т.е. центральной памятью) 5002 компьютера, а также интерфейсы ввода-вывода с запоминающими средами 5011 и сетями 5010 для связи с другими компьютерами или SAN и т.п. Процессор 5001 совместим с архитектурой, содержащей структурированный набор команд и структурированные функциональные возможности. Процессор 5001 может иметь динамическую трансляцию адреса (DAT) 5003 для превращения адресов программ (виртуальных адресов) в действительные адреса памяти. DAT обычно содержит буфер 5007 быстрой трансляции адреса (TLB) для кэширования трансляций, чтобы при последующих доступах к блоку памяти 5002 компьютера не требовалась задержка трансляции адреса. Обычно между памятью 5002 компьютера и процессором 5001 используется кэш-память 5009. Кэш-память 5009 может являться иерархической и состоящей из кэша большой емкости, доступного для нескольких процессоров, и более быстродействующих кэшей (низкого уровня) меньшей емкости между кэшем большой емкости и каждым процессором. В некоторых случаях реализации кэши низкого уровня разделены на отдельные кэши низкого уровня для выборки команд и доступа к данным. В одном из вариантов осуществления блок 5004 выборки команд вызывает из памяти 5002 команду посредством кэш-памяти 5009. Команда декодируется в блоке 5006 декодирования команд и отправляется (с другими командами в некоторых вариантах осуществления) в блок или блоки 5008 выполнения команд. Обычно используется несколько блоков 5008 выполнения команд, например блок выполнения арифметических команд, блок выполнения команд с плавающей точкой и блок выполнения команд ветвления. Команда выполняется блоком, который в зависимости от необходимости осуществляет доступ к операндам из определяемых командами регистров или памяти. Если доступ (загрузка или сохранение) к операнду должен осуществляться из памяти 5002, блок 5005 загрузки/сохранения обычно обрабатывает процедуру доступа под управлением выполняемой команды. Команды могут выполняться в аппаратных схемах или во внутреннем микрокоде (аппаратно-программном обеспечении) или с использованием сочетания того и другого.

[0088] Как было отмечено, в локальном (или основном) запоминающем устройстве компьютерной системы хранится информация, а также адресные, защитные, контрольные и корректирующие записи. Некоторые аспекты адресации включают формат адресов, концепцию адресных пространств, различные типы адресов и то, каким образом адрес одного типа транслируется в адрес другого типа. Некоторые из основных запоминающих устройств имеют постоянно абонированные ячейки. Основное запоминающее устройство обеспечивает систему запоминающим устройством с прямой адресацией и быстрой выборкой данных. В основное запоминающее устройство должны загружаться (из устройств ввода) как данные, так и программы, после чего они могут обрабатываться.

[0089] Основное запоминающее устройство может содержать одно или несколько буферных запоминающих устройств меньшей емкости с более быстрой выборкой, иногда называемых кэшами. Кэш обычно физически связан с процессором (ЦП) или процессором ввода-вывода. Физическая конструкция и использование различных запоминающих сред в целом не сказывается на программе за исключением производительности.

[0090] Для команд и операндов, хранимых в памяти, могу быть предусмотрены раздельные кэши. Информация содержится в кэше в форме непрерывных байтов на целочисленной границе, называемой блоком или строкой данных кэша (или для краткости строкой). Согласно одной из моделей может быть предусмотрена команда извлечения атрибута кэша (EXTRACT CACHE ATTRIBUTE), которая выдает размер строки кэша в байтах. Согласно одной из моделей также может быть предусмотрена команда упреждающей выборки данных (PREFETCH DATA) и команда упреждающей выборки данных относительно большой длины (PREFETCH DATA RELATIVE LONG) для упреждающей выборки данных из запоминающего устройства в кэш данных или команд или для высвобождения данных из кэша.

[0091] Запоминающее устройство рассматривается как длинная горизонтальная битовая строка. В случае большинства операций доступ к запоминающему устройству последовательно осуществляется слева направо. Битовая строка подразделяется на блоки из восьми разрядов. Восьмиразрядный блок называется байтом и является базовым конструктивным блоком всех форматов представления информации. Местоположение каждого байта в запоминающем устройстве идентифицируется однозначно определяемым неотрицательным целым числом, которое является адресом местоположения этого байта или просто адресом байта. Соседние местоположения байтов имеют идущие подряд адреса, начинающиеся слева с 0 и последовательно следующие слева направо. Адреса представляют собой двоичные целые числа без знака, содержащие 24, 31 или 64 разряда.

[0092] Обмен информацией между запоминающим устройством и процессором или канальной подсистемой осуществляется путем передачи одного байта или группы байтов за один раз. Если не оговорено иное, например, в системе z/Architecture хранящаяся группа байтов адресуется посредством крайнего левого байта из группы. Число байтов в группе подразумевается или прямо оговаривается выполняемой операцией. Используемая в работе процессора группа байтов называется полем. Разряды в каждой группе байтов, например, в системе z/Architecture последовательно нумеруются слева направо. Крайние левые разряды в z/Architecture иногда именуются “старшими” разрядами, а крайние правые разряды - “младшими” разрядами. Тем не менее, номера разрядов не являются адресами ячеек запоминающего устройства. Возможна только адресация байтов. Чтобы оперировать с отдельными разрядами хранящегося байта, осуществляется доступ ко всему байту. Разряды в байте пронумерованы слева направо от 0 до 7 (например, в системе z/Architecture). Разряды в адресе могут быть пронумерованы от 8 до 31 или от 40 до 63 в случае 24-разрядных адресов или от 1 до 31 или от 33 до 63 в случае 31-разрядных адресов и от 0 до 63 в случае 64-разрядных адресов. В любом другом имеющем фиксированную длину формате из множества байтов разряды, образующие формат, последовательно пронумерованы, начиная с 0. В целях обнаружения ошибок и предпочтительно их исправления с каждым байтом или группой байтов может передаваться один или несколько контрольных разрядов. Такие контрольные разряды генерируются автоматически машиной и не могут непосредственно управляться программой. Емкость запоминающего устройства выражается в числе байтов. Когда кодом операций команды подразумевается длина хранящегося поля операнда, считается, что поле имеет фиксированную длину, которая может составлять 1, 2, 4, 8 или 16 байтов. Для некоторых команд могут подразумеваться более длинные поля. Когда длина хранящегося поля операнда не подразумевается, а прямо указывается, считается, что поле имеет переменную длину. Операнды переменной длины могут различаться по длине с шагом в 1 байт (или в случае некоторых команд с шагом в 2 байта и другими шагами). При сохранении информации в запоминающем устройстве замещается содержимое местоположений только тех байтов, которые включены в указанное поле, несмотря на то, что ширина физического пути доступа к запоминающему устройству может превышать длину сохраняемого поля.

[0093] Некоторые хранящиеся единицы информации должны находиться на целочисленной границе. Применительно к единице информации граница называется целочисленной, когда адрес ее ячейки запоминающего устройства кратен длине единицы информации в байтах. Полям длиной 2, 4, 8 и 16 байтам на целочисленной границе даются особые названия. Полуслово является группой из 2 идущих подряд байтов на двухбайтовой границе и представляет собой базовый конструктивный блок команд. Слово является группой из 4 идущих подряд байтов на четырехбайтовой границе. Двойное слово является группой из 8 идущих подряд байтов на 8-байтовой границе. Учетверенное слово является группой из 16 идущих подряд байтов на 16-байтовой границе. Когда в адресах ячеек запоминающего устройства указаны полуслова, слова, двойные слова и учетверенные слова, в двоичном представлении адреса содержится один, два, три или четыре крайних правых нулевых разряда, соответственно. Команды должны находиться на двухбайтовых целочисленных границах. Хранящиеся операнды большинства команд не содержат требования размещения на границах.

[0094] В устройствах, в которых реализованы раздельные кэши для команд и операндов, могут происходить значительные задержки, если программа сохраняется в строке кэша, из которой впоследствии осуществляется выборка команд, независимо от того, изменяются ли при сохранении команды, выборка которых впоследствии осуществляется.

[0095] В одном варианте осуществления, настоящее изобретение может быть реализовано на практике посредством программного обеспечения (иногда называемого лицензионным внутренним кодом, аппаратно-программным обеспечением, микрокодом, милликодом, пикокодом и т.п., что во всех случаях согласуется с одним или большим количеством аспектов настоящего изобретения). Как показано на ФИГ.13, обычно процессор 5001 хост-системы 5000, получает доступ к программному коду системы программного обеспечения, в котором воплощены один или больше аспектов настоящего изобретения, посредством долговременных запоминающих сред 5011, таких как ПЗУ на компакт-дисках, накопитель на магнитной ленте или накопитель на жестких дисках. Программный код системы программного обеспечения может быть воплощен в любой из разнообразных известных сред для применения с системой обработки данных, такой как дискета, накопитель на жестких дисках или ПЗУ на компакт-дисках. Код может распределяться в таких средах или может распределяться пользователям из памяти 5002 компьютера или запоминающего устройства одной компьютерной системы по сети 5010 другим компьютерным системам для применения пользователями таких других систем.

[0096] Программный код включает операционную систему, которая управляет функцией и взаимодействием различных узлов вычислительной машины и одной или нескольких прикладных программ. Обычно подкачка страниц программного кода осуществляется из запоминающей среды 5011 в относительно быстродействующее запоминающее устройство 5002, в котором он доступен для обработки процессором 5001. Методы и способы воплощения программного кода системы программного обеспечения в памяти, в физических средах и/или распределения программного кода посредством сетей хорошо известны и не будут дополнительно рассматриваться в описании. Программный код, созданный и хранящийся в материальной среде (включая без ограничения модули электронной памяти (ОЗУ), флэш-память, компакт-диски, универсальные цифровые диски, магнитную ленту и т.п.) часто именуется “компьютерным программным продуктом”. Содержащая компьютерный программный продукт среда обычно может считываться устройством обработки данных предпочтительно в компьютерной системе для выполнения устройством обработки данных.

[0097] На ФИГ.14 проиллюстрирована характерная рабочая станция или аппаратная серверная система, в которой может быть на практике реализованы один или большее количество аспектов настоящего изобретения. В показанную на ФИГ.14 систему 5020 входит характерная базовая компьютерная система 5021, такая как персональный компьютер, рабочая станция или сервер, включая необязательные периферийные устройства. Базовая компьютерная система 5021 имеет один или несколько процессоров 5026 и шину для соединения процессора(ов) 5026 и других компонентов системы 5021 и обеспечения связи между ними известными способами. Шина соединяет процессор 5026 с памятью 5025 и долговременным запоминающим устройством 5027, которое может содержать накопитель на жестких дисках (например, включая любое из следующего: магнитный носитель, компакт-диск, универсальный цифровой диск и флэш-память) или, например, накопитель на магнитной ленте. В систему 5021 также может входить адаптер пользовательского интерфейса, который посредством шины соединяет микропроцессор 5026 с одним или несколькими устройствами сопряжения, такими как клавиатура 5024, мышь 5023, принтер/сканнер 5030 и/или другие устройства сопряжения, которыми могут являться любое пользовательское устройство сопряжения, такое как сенсорный экран, дополнительная цифровая клавиатура и т.д. Шина посредством дисплейного адаптера также соединяет дисплей 5022, такой как ЖК-дисплей или монитор с микропроцессором 5026.

[0098] Система 5021 может поддерживать связь с другими компьютерами или компьютерными сетями посредством сетевого адаптера, способного поддерживать связь 5028 с сетью 5029. Примерами сетевых адаптеров являются каналы связи, кольцевая сеть с эстафетным доступом, сеть Ethernet или модемы. В качестве альтернативы, система 5021 может поддерживать связь с использованием беспроводного интерфейса, такого как карта CDPD (сотовой системы передачи пакетов цифровых данных). Система 5021 может быть связана с другими такими компьютерами в локальной вычислительной сети (ЛВС) или глобальной вычислительной сети (ГВС), или системой 5021 может являться клиент, связанный отношениями клиент/сервер с другим компьютером и т.д. Все эти конфигурации, а также соответствующее коммуникационное оборудование и программное обеспечение известны из уровня техники.

[0099] На ФИГ.15 проиллюстрирована сеть 5040 обработки данных, в которой может быть реализовано на практике один или несколько аспектов настоящего изобретения. В сеть 5040 обработки данных может входить множество отдельных сетей, таких как беспроводная сеть и проводная сеть, в каждую из которых может входить множество отдельных рабочих станций 5041, 5042, 5043, 5044. Кроме того, как известно специалистам в данной области техники, в нее может входить одна или несколько ЛВС, в которую может входить множество интеллектуальных рабочих станций, связанных с хост-процессором.

[00100] На ФИГ.15 также показано, что в сети также могут входить мэйнфреймы или серверы, такие как шлюз (клиент-сервер 5046) или сервер приложений (удаленный сервер 5048, который может осуществлять доступ к хранилищу данных, а также может быть доступен непосредственно с рабочей станции 5045). Шлюз 5046 служит точкой входа в каждую отдельную сеть. Шлюз необходим при подсоединении одного сетевого протокола к другому. Шлюз 5046 предпочтительно может быть связан с другой сетью (например, сетью Интернет 5047) линией связи. Шлюз 5046 также может быть непосредственно связан с одной или несколькими рабочими станциями 5041, 5042, 5043, 5044 с использованием линии связи. Шлюз может быть реализован с использованием сервера IBM eServer™ System z производства International Business Machines Corporation.

[00101] Как показано на ФИГ.14 и 15, доступ к программному коду системы программного обеспечения, в котором может быть воплощен один или несколько аспектов настоящего изобретения, может осуществлять процессор 5026 системы 5020 посредством долговременных запоминающих сред 5027, таких как ПЗУ на компакт-дисках, или накопитель на жестких дисках. Программный код системы программного обеспечения может быть воплощен в любой из разнообразных известных сред для применения с системой обработки данных, такой как дискета, накопитель на жестких дисках или ПЗУ на компакт-дисках. Код может распределяться в таких средах или может распределяться пользователям 5050, 5051 из памяти компьютера или запоминающего устройства одной компьютерной системы по сети другим компьютерным системам для применения пользователями таких других систем.

[00102] В качестве альтернативы, программный код может быть воплощен в памяти 5025 с возможностью доступа к нему для процессора 5026 с использованием процессорной шины. В таком программном коде реализована операционная система, которая управляет функцией и взаимодействием различных узлов вычислительной машины и одной или нескольких прикладных программ 5032. Обычно подкачка страниц программного кода осуществляется из запоминающих сред 5027 в быстродействующее запоминающее устройство 5025, в котором он доступен для обработки процессором 5026. Методы и способы воплощения программного кода системы программного обеспечения в памяти, в физических средах и/или распределения программного кода посредством сетей хорошо известны и не будут дополнительно рассматриваться в описании. Программный код, созданный и хранящийся в материальной среде (включая без ограничения модули электронной памяти (ОЗУ), флэш-память, компакт-диски, универсальные цифровые диски, магнитную ленту и т.п.) часто именуется “компьютерным программным продуктом”. Содержащая компьютерный программный продукт среда обычно может считываться устройством обработки данных предпочтительно в компьютерной системе для выполнения устройством обработки данных.

[00103] Кэш, который является наиболее легкодоступным для процессора (обычно более быстродействующим и менее объемным, чем другие кэши процессора), представляет собой кэш низшего уровня (L1 или уровня 1), а основное запоминающее устройство (основная память) представляет собой кэш высшего уровня (L3 в случае 3 уровней). Кэш низшего уровня часто поделен на кэш команд (1-кэш), в котором хранятся машинные команды для выполнения, и кэш данных (D-кэш), в котором хранятся операнды, хранимые в памяти.

[00104] На ФИГ.16 проиллюстрирован один из примеров осуществления процессора 5026. Обычно с целью помещения в буфер блоков памяти и повышения производительности процессора используется один или несколько уровней кэша 5053. Кэш 5053 представляет собой высокоскоростной буфер, в котором в строках данных кэша хранятся данные в памяти, которые вероятно будут использоваться. Типичные строки данных кэша содержат 64, 128 или 256 байтов данных в памяти. Для кэширования команд и для кэширования данных часто используются раздельные кэши. Согласованность кэшей (синхронизация копий строк в памяти и в кэшах) часто обеспечивается различными алгоритмами слежения (“snoop”), хорошо известными из уровня техники. Основное запоминающее устройство 5025 процессорной системы часто называют кэшем. В процессорной системе, имеющей уровня 4 кэша 5053, основное запоминающее устройство 5025 иногда называют кэшем уровня 5 (L5), поскольку оно обычно является более быстродействующими и представляет собой лишь часть энергонезависимого запоминающего устройство (ЗУПД, ЗУ на ленте и т.д.), которое доступно для компьютерной системы. Основное запоминающее устройство 5025 “кэширует” страницы данных, которые подкачиваются в основное запоминающее устройство 5025 и откачиваются из него операционной системой.

[00105] Программный счетчик (счетчик команд) 5061 отслеживает адрес текущей команды для выполнения. Счетчиком команд в процессоре на основе z/Architecture является 64-разрядным, при этом он может быть усечен до 31 или 24 разрядов с целью поддержки ранее существовавших ограничений адресации. Поскольку счетчик команд обычно воплощен в слове состояния программы (PSW) компьютера, оно сохраняется при переключении контекста. Соответственно, выполняемая программа с показанием счетчика команд может прерываться, например, операционной системой (при переключении контекста из программной среды в среду операционной системы). PSW программы поддерживает показание счетчика команд, пока программа неактивна, а во время выполнения операционной системы используется счетчик команд (в PSW) операционной системы. Обычно показание счетчика команд приращивается на величину, равную числу байтов текущей команды. RISC-команды (на основе вычислений с сокращенным набором команд) обычно имеют фиксированную длину, тогда как CISC-команды (на основе вычислений с полным набором команд) обычно имеют переменную длину. Команды, используемые в системе IBM z/Architecture, являются CISC-командами, имеющими длину 2, 4 или 6 байтов. Показание счетчика 5061 команд изменяется, например, в результате операции переключения контекста или операции выбранного ветвления согласно команде ветвления. При операции переключения контекста в слове состояния программы сохраняется текущее показание счетчика команд вместе с другой информацией о состоянии выполняемой программы (такой как коды условий) и загружается новое показание счетчика команд, указывающее на команду нового программного модуля для выполнения. Операция выбранного ветвления выполняется, чтобы позволить программе принимать решения или чтобы выполнять программный цикл путем загрузки в счетчик 5061 команд результата команды ветвления.

[00106] Обычно для выборки команд от имени процессора 5026 применяется блок 5055 выборки команд. Блок выборки осуществляет выборку “очередных последовательных команд”, целевых команд из команд выбранного ветвления или первых команд программы, следующей за переключением контекста. В современных блоках выборки команд часто применяют методы выборки с целью предварительной выборки команд по предположению исходя из вероятности использования команд, предварительная выборка которых была осуществлена. Например, блок выборки может осуществлять выборку 16 байтов команды, содержащих очередную последовательную команду, и дополнительных байтов следующих далее команд.

[00107] Затем вызванные команды выполняются процессором 5026. В одном из вариантов осуществления вызванная команда(-ы) передаются блоку 5056 диспетчеризации блока выборки. Блок диспетчеризации декодирует команду(-ы) и пересылает информацию о декодированной команде(-ах) соответствующим блокам 5057, 5058, 5060. Блок 5057 выполнения обычно принимает информацию о декодированных арифметических командах от блока 5055 выборки команд и выполняет арифметические операции с операндами в соответствии с содержащимся в команде кодом операции. Операнды предоставляются блоку 5057 выполнения предпочтительно из памяти 5025, структурированных регистров 5059 или из непосредственного поля выполняемой команды. Сохраненные результаты выполнения хранятся в памяти 5025, регистрах 5059 или в другом машинном аппаратном обеспечении (таком как управляющие регистры, регистры PSW и т.п.).

[00108] Процессор 5026, как правило, имеет один или несколько блоков 5057, 5058, 5060, выполнения функции команды. Как показано на ФИГ.17А, блок 5057 выполнения, посредством интерфейсной логической схемы 5071, может поддерживать связь со структурированными общими регистрами 5059, блоком 5056 декодирования/диспетчеризации, блоком 5060 загрузки/сохранения и другими процессорными блоками 5065. В блоке 5057 выполнения может применяться несколько регистровых схем 5067, 5068, 5069 для хранения информации, с которой будет работать арифметическое логическое устройство (ALU) 5066. ALU выполняет арифметические операции, такие как сложение, вычитание, умножение и деление, а также логические функции, такие как И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, поворот и смещение. ALU предпочтительно поддерживает зависящие от конструкции специализированные операции. В других схемах могут обеспечиваться другие структурированные средства 5072, включающие, например, коды условия и логическую схему поддержки восстановления. Обычно результат операции ALU хранится в схеме 5070 выходного регистра, из которой он может пересылаться целому ряду других функций обработки. Хотя существует множество конструкций процессоров, настоящее описание имеет целью лишь обеспечить понимание одного из вариантов осуществления.

[00109] Например, команда сложения (ADD) выполняется блоком 5057 выполнения, обладающим арифметическими и логическими функциональными возможностями, а, например, команда с плавающей точкой выполняется блоком вычислений с плавающей точкой, обладающим специализированными возможностями работы с плавающей точкой. Блок выполнения предпочтительно работает с указанными командой операндами путем выполнения заданной кодом операции функции применительно к операндам. Например, команда сложения может выполняться блоком 5057 выполнения применительно к операндам, обнаруженным в двух регистрах 5059, указанных в регистровых полях команды.

[00110] Блок 5057 выполнения выполняет арифметическое сложение двух операндов и сохраняет результат в третьем операнде, которым может являться третий регистр или один из двух исходных регистров. Блок выполнения предпочтительно использует арифметическое логическое устройство (ALU) 5066, способное выполнять ряд логических функций, таких как смещение, поворот, И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, а также ряд алгебраических функций, включая любые из следующих функций: сложение, вычитание, умножение, деление. Некоторые ALU 5066 рассчитаны на скалярные операции, а некоторые - на операции с плавающей точкой. В зависимости от архитектуры данные могут иметь обратный порядок следования байтов (когда наименьший значимый байт соответствует старшему байтовому адресу) или прямой порядок следования байтов (когда наименьший значимый байт соответствует младшему байтовому адресу). В системе IBM z/Architecture используется обратный порядок следования байтов. В зависимости от архитектуры поля чисел со знаком могут быть представлены в виде прямого кода, дополнения до единицы или дополнения до двух. Число в форме дополнения до двух выгодно в том смысле, что ALU не требуется поддерживать возможность вычитания, поскольку при отрицательной или положительной величине дополнения до двух в ALU требуется только сложение. Числа обычно описаны в сокращенном виде, в котором 12-разрядное поле определяет адрес блока из 4096 байтов и обычно описано, например, в виде 4-х килобайтового блока.

[00111] Как показано на ФИГ.17Б, информация, содержащаяся в команде ветвления, для выполнения команды ветвления обычно передается блоку 5058 ветвления, в котором часто применяется алгоритм предсказания ветвления, такой как таблица 5082 предыстории ветвления, для предсказания исхода ветвления до завершения других условных операций. Целевой объект текущей команды ветвления вызывается и выполняется по предположению до завершения условных операций. Когда условные операции завершены, выполненные по предположению команды ветвления завершаются или отбрасываются исходя из условной операции и предположенного исхода. Типичная команда ветвления может предусматривать проверку кодов условий и ветвление к целевому адресу, если коды условий отвечают требованию команды ветвления, при этом целевой адрес может вычисляться на основании нескольких чисел, включая, например, числа из регистровых полей или непосредственного поля команды. В блоке 5058 ветвления может применяться ALU 5074, имеющее множество схем 5075, 5076, 5077 входных регистров и схему 5080 выходного регистра. Блок 5058 ветвления, например, может поддерживать связь с общими регистрами 5059, декодировать блок 5056 диспетчеризации или другие схемы 5073.

[00112] Выполнение группы команд может прерываться по ряду причин, включая, например, переключение контекста, инициированное операционной системой, исключительную ситуацию или ошибку в процессе выполнения программы, приводящую к переключению контекста, сигнал прерывания ввода-вывода, приводящий к переключению контекста, или многопоточный режим работы множества программ (в многопоточной среде). Переключение контекста предпочтительно служит для сохранения информации о состоянии выполняемой в данный момент программы и затем для загрузки информации о состоянии другой вызываемой программы. Информация о состоянии может сохраняться, например, в аппаратных регистрах или в памяти. Информация о состоянии предпочтительно содержит показание счетчика команд, указывающее очередную команду для выполнения, коды условий, сведения о транслировании данных памяти и содержимое структурированного регистра. Переключение контекста может осуществляться аппаратными схемами, прикладными программами, программами операционной системы или аппаратно-программным кодом (микрокодом, пикокодом или лицензионным внутренним кодом (LIC) по отдельности или в сочетании).

[00113] Процессор осуществляет доступ к операндам в соответствии с определенными командами способами. Команда может содержать непосредственный операнд, в котором используется значение части команды, может содержать одно или несколько регистровых полей, прямо указывающих регистры общего назначения или регистры особо назначения (например, регистры с плавающей точкой). В команде могут использоваться подразумеваемые регистры, обозначаемые полем кода операции как операнды. В команде могут использоваться ячейки памяти для операндов. Ячейка памяти для операнда может обеспечиваться регистром, непосредственным полем или сочетанием регистров и непосредственного поля, примером чего является средство дальнего смещения на основе системы z/Architecture, в котором команда определяет базовый регистр, индексный регистр и непосредственное поле (поле смещения), которые суммируются с целью получения, например, адреса операнда в памяти. Под ячейкой в данном случае подразумевается ячейка основной памяти (основного запоминающего устройства), если не указано иное.

[00114] Как показано на ФИГ.17В, процессор осуществляет доступ к памяти с использованием блока 5060 загрузки/сохранения. Блок 5060 загрузки/сохранения может выполнять операцию загрузки путем получения адреса целевого операнда в памяти 5053 и загрузки операнда в регистр 5059 или другую ячейку памяти 5053, или может выполнять операцию сохранения путем получения адреса целевого операнда в памяти 5053 и сохранения данных, полученных из регистра 5059 или другой ячейки памяти 5053, в ячейке целевого операнда в памяти 5053. Блок 5060 загрузки/сохранения может действовать по предположению и осуществлять доступ к памяти в последовательности, которая не соответствует последовательности команд, тем не менее блок 5060 загрузки/сохранения должен обеспечивать для программ видимость выполнения команды по порядку. Блок 5060 загрузки/сохранения может поддерживать связь с общими регистрами 5059, блоком 5056 декодирования/диспетчеризации, интерфейсом 5053 кэша/памяти или другими элементами 5083 и содержит различные регистровые схемы, ALU 5085 и управляющую логику 5090 для вычисления адресов ячеек запоминающего устройства и обеспечения последовательного потока для сохранения порядка следования операций. Некоторые операции могут выполняться не по порядку, но блок загрузки/сохранения обеспечивает функциональные возможности для того, чтобы выполняемые не по порядку операции выглядели для программы выполненными по порядку, как хорошо известно из уровня техники.

[00115] Адреса, которые “видит” прикладная программа, предпочтительно часто именуются виртуальными адресами. Иногда виртуальные адреса именуются “логическими адресами” и “исполнительными адресами”. Эти виртуальные адреса являются виртуальными в том смысле, что их перенаправляют в ячейку физической памяти посредством одной из ряда технологий динамической трансляции адреса (DAT), включая без ограничения простое приписывание величины смещения к виртуальному адресу, трансляцию виртуального адреса посредством одной или нескольких таблиц трансляции, которые предпочтительно содержат по меньшей мере таблицу сегментов и таблицу страниц по отдельности или в сочетании, предпочтительно таблицу сегментов, содержащую запись с указанием таблицы страниц. В системе z/Architecture предусмотрена иерархия трансляции, в которую входит первая таблица региона, вторая таблица региона, третья таблица региона, таблица сегментов и необязательная таблица страниц. Эффективность трансляции адресов часто повышается за счет использования буфера быстрого трансляции адреса (TLB), который содержит записи, отображающие виртуальный адрес соответствующей ячейки физической памяти. Записи создаются, когда DAT транслирует виртуальный адрес с использованием таблиц перевода. Затем при последующем использовании виртуального адреса может использоваться запись из быстродействующего TLB вместо доступа к таблицам медленной последовательной трансляции. Содержимым TLB может управлять ряд алгоритмов замещения, включая алгоритм замещения наиболее давней по использованию страницы (LRU).

[00116] В том случае, когда процессором является процессор мультипроцессорной системы, каждый процессор отвечает за сохранение совместно используемых ресурсов, таких как средства ввода-вывода, кэши, TLB и память, взаимно заблокированных для обеспечения непротиворечивости. Обычно для поддержания непротиворечивости кэшей используются технологии “слежения”. Для облегчения совместного использования каждая строка кэша может помечаться в среде слежения как находящаяся в одном из следующих состояний, включающих состояние совместного использования, состояние монопольного использования, измененное состояние, недействительное состояние и т.п.

[00117] Устройства 5054 ввода-вывода (ФИГ.16) обеспечивают процессор средствами подключения к периферийным устройствам, включая, например, накопители на магнитной ленте, накопители на дисках, принтеры, дисплеи и сети. Блоки ввода-вывода представлены в компьютерной программе программными драйверами. В мэйнфреймах, таких как System z производства IBM^®, блоки ввода-вывода мэйнфрейма являются адаптерами каналов и адаптерами открытых систем и обеспечивают связь между операционной системой и периферийными устройствами.

[00118] Кроме того, один или несколько аспектов настоящего изобретения могут выгодно применяться в вычислительных средах других типов. В качестве примера, среда может содержать эмулятор (например, программные или другие механизмы эмуляции), в которых эмулируется конкретная архитектура (включая, например, выполнение команд, структурированные функции, такие как трансляция адреса, и структурированные регистры) или ее сокращенная версия (например, в собственной компьютерной системе, имеющей процессор и память). В такой среде за счет одной или нескольких эмулирующих функций эмулятора могут быть реализованы один или несколько аспектов настоящего изобретения, несмотря на то, что компьютер, в котором выполняется эмулятор, может иметь архитектуру, отличающуюся от эмулируемых возможностей. В качестве одного из примеров в режиме эмуляции декодируется конкретная эмулируемая команда или операция, и создается соответствующая эмулирующая функция с целью реализации отдельной команды или операции.

[00119] В эмулирующей среде хост-компьютер содержит, например, память для хранения команд и данных; блок выборки команд для выборки команд из памяти и необязательно локальной буферизации выбранных команд; блок декодирования команд для приема команд от блока выборки команд и определения типа команд, которые были выбраны; и блок выполнения команд для выполнения команд. Выполнение может предусматривать загрузку данных из памяти в регистр; сохранение данных из регистра в памяти; или выполнение арифметической или логической операции какого-либо типа, определяемой блоком декодирования. В одном из примеров каждый блок реализован посредством программного обеспечения. Например, выполняемые блоками операции реализованы в виде одной или нескольких подпрограмм в программном обеспечении эмулятора.

[00120] В частности, в мэйнфрейме структурированные машинные команды используются программаторами, обычно современными программаторами на языке “С” посредством компилирующего приложения. Эти команды, хранящиеся в запоминающей среде, могут выполняться в собственной системе команд сервера IBM® на основе z/Architecture® или в качестве альтернативы в машинах на основе других архитектур. Они могут эмулироваться в существующих и будущих серверах на основе мэйнфреймов IBM^® и в других машинах IBM® (например, серверах Power Systems и серверах System х®). Они могут выполняться в операционной системе Linux разнообразными машинами, использующими аппаратное обеспечение производства IBM®, Intel®, AMD™ и других компаний. Помимо выполнения этим аппаратным обеспечением на основе Z/Architecture®, может использоваться Linux, а также машины, использующие эмуляцию Hercules, UMX или FSI (Fundamental Software, Inc), когда выполнение обычно происходит в режиме эмуляции. В режиме эмуляции эмулирующее программное обеспечение выполняется собственным процессором, эмулирующим архитектуру эмулируемого процессора.

[00121] Собственный процессор обычно выполняет эмулирующее программное обеспечение, представляющее собой аппаратно-программное обеспечение или собственную операционную систему для эмуляции эмулируемого процессора. Эмулирующее программное обеспечение отвечает за выборку и выполнение команд архитектуры эмулируемого процессора. Эмулирующее программное обеспечение поддерживает счетчик эмулируемых команд для слежения за границами команд. Эмулирующее программное обеспечение может осуществлять выборку одной или нескольких эмулируемых машинных команд за один раз и транслирование одной или нескольких эмулируемых машинных команд в соответствующую группу собственных машинных команд для выполнения собственным процессором. Эти транслированные команды могут помещаться в кэш, что позволяет ускорять транслирование. Тем не менее, эмулирующее программное обеспечение должно поддерживать правила архитектуры эмулируемого процессора с тем, чтобы обеспечивать правильную работу операционных систем и приложений, написанных для эмулируемого процессора. Кроме того, эмулирующее программное обеспечение должно обеспечивать ресурсы, указанные архитектурой эмулируемого процессора, включая без ограничения управляющие регистры, регистры общего назначения, регистры с плавающей точкой, функцию динамической трансляции адреса, включая таблицы сегментов и таблицы страниц, например, механизмы прерывания, механизмы переключения контекста, часы истинного времени (TOD) и структурированные интерфейсы с подсистемами ввода-вывода с тем, чтобы операционная система или прикладная программа, рассчитанная на работу в эмулируемом процессоре, могла быть запущена в собственном процессоре, имеющем эмулирующее программное обеспечение.

[00122] Конкретная эмулируемая команда декодируется и вызывается подпрограмма для выполнения функции отдельной команды. Функция эмулирующего программного обеспечения, эмулирующая функцию эмулируемого процессора, реализуется в подпрограмме или драйвере на языке “С” или каким-либо другим способом обеспечения драйвера для конкретного аппаратного обеспечения, доступным для специалистов в данной области техники, ознакомившихся в описанием предпочтительного варианта осуществления. В различных патентах, в которых предложена эмуляция программного и аппаратного обеспечения, включая без ограничения патент US 5551013 под названием “Multiprocessor for hardware emulation”, выданный на имя Beausoleil и др., патент US 6009261 под названием “Preprocessing of stored target routines for emulating incompatible instructions on a target processor”, выданный на имя Scaizi и др.; патент US 5574873 под названием “Decoding guest instruction to directly access emulation routines that emulate the guest instructions”, выданный на имя Davidian и др.; патент US 6308255 под названием “Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system”, выданный на имя Gorishek и др.; патент US 6463582 под названием “Dynamic optimizing object code translator for architecture emulation and dynamic optimizing object code translation method”, выданный на имя Lethin и др.; патент US 5790825 под названием “Method for emulating guest instructions on a host computer through dynamic recompilation of host instructions”, выданный на имя Eric Traut; каждый из которых включен в данное описание во всей их полноте, и многие другие, проиллюстрированные разнообразные известные способы эмуляции формата команд, структурированного для отличающейся машины, в целевой машине, доступные для специалистов в данной области техники.

[00123] На ФИГ.18 проиллюстрирован один из примеров известной из техники эмулирующей компьютерной хост-системы 5092, которая эмулирует компьютерную хост-систему 5000', имеющую хост-архитектуру. Хост-процессором (ЦП) 5091 в компьютерной хост-системе 5092 эмуляции является хост-процессор (или виртуальный хост-процессор) эмуляции, представляющий собой процессор 5093 эмуляции со структурой собственных команд, отличающейся от структуры команд процессора 5091 хост-компьютера 5000'. Компьютерная хост-система 5092 эмуляции имеет память 5094, доступную для процессора 5093 эмуляции. В примере осуществления память 5094 разделена на память 5096 хост-компьютера и память 5097 программ эмуляции. Память 5096 хост-компьютера доступна для программ эмулируемого хост-компьютера 5092 в зависимости от архитектуры хост-компьютера. Процессор 5093 эмуляции выполняет собственные команды структурированной системы команд, структура которых отличается от структуры команд эмулируемого процессора 5091 и которые извлекаются из памяти 5097 программ эмуляции, и может осуществлять выборку хост-команды для выполнения из программы в памяти 5096 хост-компьютера путем применения одной или нескольких команд из программы контроля последовательности и выборки/декодирования (Sequence & Access/Decode), которая может декодировать выбранную хост-команду(-ы) и определять программу выполнения собственных команд эмуляции функции выбранной хост-команды. Другие средства, которые предусмотрены в архитектуре компьютерной хост-системы 5000', могут эмулироваться программами структурированных средств (Architected Facilities Routines), включая такие средства, как, например, регистры общего назначения, управляющие регистры, поддержка подсистемы динамической трансляции адреса и ввода-вывода и кэш-память процессора. Программы эмуляции также могут использовать функции, доступные в процессоре 5093 эмуляции (такие как общие регистры и динамическое транслирование виртуальных адресов) для повышения производительности программ эмуляции. Также может быть предусмотрено особое программное обеспечение и механизмы разгрузки, облегчающие процессору 5093 эмуляцию функции хост-компьютера 5000'.

[00124] Используемая в описании терминология имеет целью описание лишь частных вариантов осуществления, а не ограничение настоящего изобретения. Подразумевается, что используемые в описании формы единственного числа включают также формы множественного числа, если из контекста ясно не следует иное. Дополнительно подразумевается, что термины “содержит” и/или “содержащий”, используемые в описании, означают присутствие указанных признаков, чисел, шагов, операций, элементов и/или компонентов, но не исключают присутствие или добавление одного или нескольких других признаков, чисел, шагов, операций, элементов, компонентов и/или их групп.

[00125] Подразумевается, что соответствующие структуры, материалы, действия и эквиваленты всех элементов “средство или шаг плюс функция” следующей далее формулы изобретения, если таковые существуют, включают любую структуру, материал или действие для выполнения функции в сочетании с другими конкретно заявленными средствами. Описание одного или более из аспектов настоящего изобретения представлено в качестве иллюстрации и не имеет целью исчерпать или ограничить изобретение раскрытой формой. Для специалистов в данной области техники бесспорны многочисленные модификации и разновидности без отступления от сути и объема настоящего изобретения. Выбранный и описанный вариант осуществления имеет целью наилучшим образом пояснить принципы настоящего изобретения и его практическое применение, а также позволить специалистам в данной области техники понять различные варианты осуществления настоящего изобретения с различными модификациями, рассчитанными на конкретное применение.

Глава 23. Векторные строковые команды

Векторное строковое средство

→

Команды

Если не определено иное, все операнды являются векторно-регистровыми операндами. “V” в синтаксисе ассемблера обозначает векторный операнд.

VECTOR FIND ANY EQUAL (найти любые одинаковые значения вектора)

При продвижении слева направо, каждый беззнаковый целый двоичный элемент второго операнда сравнивается на совпадение с каждым беззнаковым целым двоичным элементом третьего операнда, и опционально с нулем, если установлен флаг поиска нуля (ZS) в поле M₅.

Если флаг типа результата (RT) в поле M₅ равен нулю, то для каждого элемента во втором операнде, который совпадает с любым элементом в третьем операнде, или опционально с нулем, двоичные разряды соответствующего элемента в первом операнде устанавливаются в единицу, иначе они устанавливаются в нуль.

Если флаг типа результата (RT) в поле М₅ равен единице, то индекс байта крайнего левого элемента во втором операнде, который совпадает с элементом в третьем операнде, или с нулем, сохраняется в байте семь первого операнда.

Каждая команда имеет раздел “Расширенные обозначения”, который описывает рекомендуемые расширенные мнемонические обозначения и соответствующий им синтаксис ассемблера машины.

Примечание о программировании: Для всех команд, которые опционально устанавливают код состояния, производительность может быть снижена, если код состояния установлен.

Если флаг типа результата (RT) в поле М₅ равен единице, и не обнаружены одинаковые байты или равные нулю, если установлен флаг поиска нуля, индекс, равный числу байт в векторе, сохраняется в байте семь первого операнда.

Поле М₄ определяет директиву размера элемента (element size, ES). Директива ES определяет размер элементов в операндах векторного регистра. Если определено зарезервированное значение, обнаруживается исключение определения.

0 - байт

1 - полуслово

2 - слово

3-15 - зарезервированы

Поле М₅ имеет следующий формат:

Биты поля М₅ определяются следующим образом:

- Тип результата (Result Type, RT): Если нуль, каждый результирующий элемент является маской сравнений всех диапазонов по этому элементу. Если один, индекс байта сохраняется в байте семь первого операнда, а во всех других элементах сохраняются нули.

- Поиск нуля (Zero Search, ZS): Если один, каждый элемент второго операнда сравнивается также с нулем.

- Установка кода состояния (Condition Code, CC): Если нуль, код состояния не устанавливается и остается неизменным. Если один, код состояния устанавливается, как определено в следующем разделе.

Особые состояния

Обнаруживается исключение определения и не предпринимаются другие действия, если происходит что-либо из следующего:

1. Поле М₄ содержит значение 3-15.

2. Бит 0 поля М₅ не нуль.

Результирующий код состояния:

Если флаг CC нуль, код остается неизменным.

Если флаг CC один, код устанавливается следующим образом:

0 Если бит ZS установлен, не было совпадений в элементе с низшим индексом, чем нуль во втором операнде.

1 Некоторые элементы второго операнда совпадают по меньшей мере с одним элементом в третьем операнде.

2 Все элементы второго операнда совпали по меньшей мере с одним элементом в третьем операнде.

3 Ни один из элементов во втором операнде не совпадает с какими-либо элементами в третьем операнде.

Программные исключения:

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Определение (зарезервированное значение ES)

- Ограничение транзакции

Расширенные обозначения:

VFAEB V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,0,M₅ VFAEH V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,1,M₅ VFAEF V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,2,M₅ VFAEBS V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,0,(M₅|X'1') VFAEHS V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,1,(M₅|X'1') VFAEFS V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,2,(M₅|X'1') VFAEZB V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,0,(M₅|X'2') VFAEZH V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,1,(M₅|X'2') VFAEZF V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,2,(M₅|X'2') VFAEZBS V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,0,(M₅|X'3') VFAEZHS V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,1,(M₅|X'3') VFAEZFS V₁,V₂,V₃,M₅ VFAE V₁,V₂,V₃,2,(M₅|X'3')

VECTOR FIND ELEMENT EQUAL (найти одинаковый соответствующий элемент вектора)

При продвижении слева направо, беззнаковые целые двоичные элементы второго операнда сравнивается с соответствующими беззнаковыми целыми двоичными элементами третьего операнда. Если два элемента равны, индекс байта первого байта самого левого равного элемента помещается в байт семь первого операнда. В оставшихся байтах первого операнда сохраняются нули. Если не обнаружены одинаковые байты или равные нулю, если установлен флаг сравнения с нулем, индекс, равный числу байт в векторе, сохраняется в байте семь первого операнда. В оставшихся байтах сохраняются нули.

Если бит поиска нуля (ZS) установлен в поле M₅, то каждый элемент во втором операнде сравнивается также на равенство с нулем. Если нулевой элемент найден во втором операнде до того, как будут найдены любые другие равные элементы второго и третьего операндов, индекс байта первого байта элемента, найденного равным нулю, сохраняется в байте семь первого операнда, а во всех других байтовых ячейках сохраняются нули. Если флаг установки кода состояния (СС) равен одному, то код состояния устанавливается в нуль.

Поле М₄ определяет директиву размера элемента (ES). Директива ES определяет размер элементов в операндах векторного регистра. Если определено зарезервированное значение, обнаруживается исключение определения.

0 - байт

1 - полуслово

2 - слово

3-15 - зарезервированы

Поле M₅ имеет следующий формат:

Биты поля M₅ определяются следующим образом:

- Зарезервировано: Биты 0-1 зарезервированы и должны быть равны нулю. Иначе, обнаруживается исключение определения.

- Поиск нуля (Zero Search, ZS): Если один, каждый элемент второго операнда сравнивается также с нулем.

- Установка кода состояния (Condition Code, CC): Если нуль, код состояния остается неизменным. Если один, код состояния устанавливается, как определено в следующем разделе.

Особые состояния

Обнаруживается исключение определения и не предпринимаются другие действия, если происходит что-либо из следующего:

1. Поле М₄ содержит значение 3-15.

2. Биты 0-1 поля M₅ не нулевые.

Результирующий код состояния:

Если бит 3 поля M₅ установлен в единицу, код устанавливается следующим образом:

0 Если бит сравнения с нулем установлен, сравнение обнаружило нулевой элемент во втором операнде в элементе с меньшим индексом, чем какие-либо сравнения на равенство.

1 Сравнение обнаружило совпадение между вторым и третьим операндами в некотором элементе. Если установлен бит сравнения с нулем, совпадение произошло в элементе с индексом, меньшим или равным элементу сравнения с нулем.

2 --

3 Равные элементы не обнаружены.

Если бит 3 поля M₅ нуль, код остается неизменным.

Программные исключения:

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Определение (зарезервированное значение ES)

- Ограничение транзакции Расширенные обозначения:

VFEEB V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,0,M₅

VFEEH V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,1,M₅ VFEEF V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,0,(M₅|X'1') VFEEHS V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,1,(M₅|X'1') VFEEFS V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,2,(M₅|X'1') VFEEZB V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,0,(M₅|X'2') VFEEZH V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,1,(M₅|X'2') VFEEZF V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,2,(M₅|X'2') VFEEZBS V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,0,(M₅|X'3') VFEEZHS V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,1,(M₅|X'3') VFEEZFS V₁,V₂,V₃,M₅ VFEE V₁,V₂,V₃,2,(M₅|X'3')

Примечания о программировании

1. Индекс байта всегда сохраняется в первом операнде для любого размера элемента. Например, если размер элемента установлен равным полуслову, и полуслово со 2^-м индексом оказалось равным, то будет сохраняться индекс байта 4.

2. Третий операнд не должен содержать элементов с нулевым значением. Если третий операнд не содержит нуля, и он совпадает с нулевым элементом во втором операнде перед любыми другими сравнениями на равенство, код состояния устанавливается в единицу безотносительно к установке бита сравнения с нулем.

VECTOR FIND ELEMENT NOT EQUAL (найти неодинаковый соответствующий элемент вектора)

При продвижении слева направо, беззнаковые целые двоичные элементы второго операнда сравниваются с соответствующими беззнаковыми целыми двоичными элементами третьего операнда. Если два элемента не равны, индекс байта крайнего левого неравного элемента помещается в байт семь первого операнда, а во все другие байты сохраняются нули. Если бит установки кода состояния (СС) в поле M₅ установлен в единицу, код состояния устанавливается так, чтобы обозначать, который операнд был больше. Если все элементы были равны, то индекс байта, равный размеру вектора, помещается в байт семь первого операнда, а во все другие байтовые ячейки помещаются нули. Если бит СС равен единице, устанавливается код состояния три.

Если бит поиска нуля (ZS) установлен в поле M₅, каждый элемент во втором операнде сравнивается также на равенство с нулем. Если нулевой элемент найден во втором операнде до того, как будут найдены любые другие неравные элементы второго операнда, индекс байта первого байта элемента, найденного равным нулю, сохраняется в байте семь первого операнда. Во всех других байтах сохраняются нули и устанавливается код состояния 0.

Поле М₄ определяет директиву размера элемента (ES). Директива ES определяет размер элементов в операндах векторного регистра. Если определено зарезервированное значение, обнаруживается исключение определения.

0 - байт

1 - полуслово

2 - слово

3-15 - зарезервированы

Поле М₅ имеет следующий формат:

Биты поля М₅ определяются следующим образом:

- Поиск нуля (Zero Search, ZS): Если один, каждый элемент второго операнда сравнивается также с нулем.

- Установка кода состояния (Condition Code, СС): Если нуль, код состояния не устанавливается и остается неизменным. Если один, код состояния устанавливается, как определено в следующем разделе.

Особые состояния

Обнаруживается исключение определения и не предпринимаются другие действия, если происходит что-либо из следующего:

1. Поле М₄ содержит значение 3-15.

2. Биты 0-1 поля М₅ не нулевые.

Результирующий код состояния:

Если бит 3 поля М₅ установлен в единицу, код устанавливается следующим образом:

0 Если бит сравнения с нулем установлен, сравнение обнаружило нулевой элемент в обоих операндах в элементе с меньшим индексом, чем какие-либо сравнения на неравенство.

1 Было обнаружено несовпадение элементов, и элемент в VR2 меньше, чем элемент в VR3

2 Было обнаружено несовпадение элементов, и элемент в VR2 больше, чем элемент в VR3

3 Все элементы оказались равны, и если бит сравнения с нулем установлен, не были обнаружены нулевые элементы во втором операнде.

Если бит 3 поля М₅ нуль, код остается неизменным.

Программные исключения:

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Определение (зарезервированное значение ES)

- Ограничение транзакции Расширенные обозначения:

VFENEB V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,0,M₅ VFENEH V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,1,M₅ VFENEF V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,2,M₅ VFENEBS V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,0,(M₅|X'1')

VFENEHS V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,1,(M₅|X'1') VFENEFS V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,2,(M₅|X'1') VFENEZB V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,0,(M₅|X'2') VFENEZH V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,1,(M₅|X'2') VFENEZF V₁,V₂,V₃,M₅ VFENE V1,V2,V3,2,(M₅|X'2') VFENEZBS V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,0,(M₅|X'3') VFENEZHS V₁,V₂,V₃,M₅ VFENE V₁,V₂,V₃,1,(M₅|X'3') VFENEZFS V,,V₂,V₃,M₅ VFENE V₁,V₂,V₃,2,(M₅|X'3')

VECTOR STRING RANGE COMPARE (сравнить векторы в диапазоне строк)

При продвижении слева направо, беззнаковые целые двоичные элементы второго операнда сравниваются с диапазонами значений, определенных четно-нечетными парами элементов в третьем и четвертом операндах. Комбинированные с контрольными значениями из четвертого операнда определяют диапазон сравнений для выполнения. Если элемент совпадает с любым из диапазонов, определенных третьим и четвертым операндами, это считается совпадением.

Если флаг типа результата (RT) в поле М₆ равен нулю, двоичные разряды элемента в первом операнде, соответствующие элементу, с которым он сравнивается, во втором операнде устанавливаются в единицу, если элемент совпадает с любым из диапазонов, иначе же они устанавливаются в нуль.

Если флаг типа результата (RT) в поле М₆ установлен в единицу, индекс байта первого элемента во втором операнде, который совпадает с любым из диапазонов, определенных вторым и третьим операндами, или сравнением с нулем, если флаг ZS установлен в единицу, помещается в байт семь первого операнда, а в оставшиеся байты сохраняются нули. Если нет совпадений элементов, то индекс, равный числу байт в векторе, помещается в байт семь первого операнда, а в оставшиеся байты сохраняются нули.

Флаг поиска нуля (ZS) в поле М₆, будучи установленный в единицу, добавит сравнение с нулем элементов второго операнда по диапазонам, заданным третьим и четвертым операндами. Если сравнение с нулем в элементе с низшим индексом, чем любое другое истинное сравнение, то код состояния устанавливается в нуль.

Операнды содержат элементы размера, заданного директивой размера элемента (Element Size, ES) в поле М₅.

Элементы четвертого операнда имеют следующий формат:

Если ES равно 0:

Если ES равно 1:

Если ES равно 2:

Биты в элементах четвертого операнда определяются следующим образом:

- Равно (Equal, EQ): Если единица, выполняется сравнение на равенство.

- Больше чем (Greater Than, GT): Если единица, выполняется сравнение по соотношению больше.

- Меньше чем (Less Than, LT): Если единица, выполняется сравнение по соотношению меньше.

- Все другие биты зарезервированы и должны быть равны нулю для обеспечения совместимости в будущем.

Директивные биты могут использоваться в любом сочетании. Если ни один бит не установлен, сравнение всегда будет выдавать ложный результат. Если все биты установлены, сравнение всегда будет выдавать истинный результат.

Поле M₅ определяет директиву размера элемента (ES). Директива ES определяет размер элементов в операндах векторного регистра. Если определено зарезервированное значение, обнаруживается исключение определения.

0 - байт

1 - полуслово

2 - слово

3-15 - зарезервированы

Поле М₆ имеет следующий формат:

Биты поля М₆ определяются следующим образом:

- Инвертировать результат (Invert Result, IN): Если нуль, сравнение происходит с парами значений в управляющем векторе. Если один, результат пар сравнений в диапазонах инвертируется.

- Тип результата (Result Type, RT): Если нуль, каждый результирующий элемент является маской сравнений всех диапазонов по этому элементу. Если один, индекс сохраняется в байте семь первого операнда. В оставшихся байтах сохраняются нули.

- Поиск нуля (Zero Search, ZS): Если один, каждый элемент второго операнда сравнивается также с нулем.

- Установка кода состояния (Condition Code, CC): Если нуль, код состояния не устанавливается и остается неизменным. Если один, код состояния устанавливается, как определено в следующем разделе.

Особые состояния

Обнаруживается исключение определения и не предпринимаются другие действия, если происходит что-либо из следующего:

1. Поле М₄ содержит значение 3-15.

Результирующий код состояния:

0 Если ZS=1 и найден нуль в элементе с низшим индексом, чем какое-либо сравнение

1 Найдено сравнение

2 --

3 Не найдено сравнение

Программные исключения:

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Определение (зарезервированное значение ES)

- Ограничение транзакции

Расширенные обозначения:

VSTRCB V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,0,M₆ VSTRCH V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,1,M₆ VSTRCF V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,2,M₆ VSTRCBS V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,0,(M₆|X'1') VSTRCHS V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,1,(M₆|X'1') VSTRCFS V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,2,(M₆|X'1') VSTRCZB V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,0,(M₆|X'2') VSTRCZH V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,1,(M₆|X'2') VSTRCZF V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,2,(M₆|X'2') VSTRCZBS V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,0,(M₆|X'3') VSTRCZHS V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,1,(M₆|X'3') VSTRCZFS V₁,V₂,V₃,V₄,M₆ VSTRC V₁,V₂,V₃,V₄,2,(M₆|X'3')

ES=1, ZS=0

VR1(a) Результаты с RT=0

VR1(b) Результаты с RT=1

LOAD COUNT TO BLOCK BOUNDARY (загрузить расстояние до границы блока)

32-битное двоичное беззнаковое целое, содержащее число бит, которое возможно загрузить от местонахождения второго операнда без пересечения заданной границы блока, ограниченное шестнадцатью, помещается в первый операнд.

Смещение рассматривается как 12-битное беззнаковое целое.

Адрес второго операнда не используется для адресации данных.

Поле М₃ определяет код, который используется для сообщения ЦПУ о размере границы блока для вычисления количества возможных загружаемых байт. Если определено зарезервированное значение, то обнаруживается исключение определения.

Код Граница

0 64 байта

1 128 байт

2 256 байт

3 512 байт

4 1 кбайт

5 2 кбайта

6 4 кбайт

7-15 зарезервированы

Результирующий код состояния:

0 Операнд один равен шестнадцати

1 --

2 --

3 Операнд один меньше шестнадцати

Результирующий код состояния:

Программные исключения:

- Операция, если средство векторного расширения не установлено

- Определение

Примечание о программировании: Ожидается, что LOAD COUNT TO BLOCK BOUNDARY будет использоваться совместно с VECTOR LOAD TO BLOCK BOUNDARY для определения количества байт, которые были загружены.

VECTOR LOAD GR FROM VR ELEMENT (загрузить вектор в регистр общего назначения из элемента векторного регистра)

Элемент третьего операнда размера, заданного значением ES в поле М4 и обозначенного адресом второго операнда, помещается в ячейку первого операнда. Третий операнд является векторным регистром. Первый операнд является регистром общего назначения. Если индекс, заданный адресом второго операнда, больше, чем элемент с наивысшим номером в третьем операнде заданного размера элемента, данные в первом операнде непредсказуемы.

Если элемент векторного регистра меньше, чем двойное слово, элемент выравнивается вправо в 64-битном регистре общего назначения, а оставшиеся биты заполняют нули.

Адрес второго операнда не используется для адресации данных; вместо этого крайние правые 12 бит адреса используются для задания индекса элемента внутри второго операнда.

Поле М₄ определяет директиву размера элемента (ES). Директива ES определяет размер элементов в операндах векторного регистра. Если определено зарезервированное значение, обнаруживается исключение определения.

0 - байт

1 - полуслово

2 - слово

3 - двойное слово

4-15 - зарезервированы неизменными.

Результирующий код состояния: Код не изменяется.

Программные исключения:

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Определение (зарезервированное значение ES)

- Ограничение транзакции

Расширенные обозначения:

VLGVB R₁,V₃,D₂(B2) VLGV R1,V3,D2(B2),0 VLGVH R1,V3,D2(B2) VLGV R1,V3,D2(B2),1 VLGVF R1,V3,D2(B2) VLGV R1,V3,D2(B2),2 VLGVG R1,V3,D2(B2) VLGV R1,V3,D2(B2),3

VECTOR LOAD TO BLOCK BOUNDARY (загрузить вектор до границы блока)

Первый операнд загружается, начиная с элемента байта с нулевым номером, байтами из второго операнда. Если встречается граничное условие, остаток первого операнда непредсказуем. Исключения доступа не обнаруживаются на байтах, которые не загружены.

Смещение для VLBB рассматривается как 12-битное беззнаковое целое.

Поле М₃ определяет код, который используется для сообщения ЦПУ о границе блока, до которой следует загрузиться. Если определено зарезервированное значение, обнаруживается исключение определения.

Код Граница

0 64 байта

1 128 байт

2 256 байт

3 512 байт

4 1 кбайт

5 2 кбайта

6 4 кбайт

7-15 зарезервированы

Результирующий код состояния: Код остается неизменным.

Программные исключения:

- Доступ (считывание, операнд 2)

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Определение (зарезервированный код границы блока)

- Ограничение транзакции

Примечания о программировании:

1. В определенных обстоятельствах данные могут загружаться после границы блока. Однако это будет происходить только если нет исключений доступа на этих данных.

VECTOR STORE (сохранить вектор)

128-битное значение в первом операнде сохраняется в ячейке памяти, определенной вторым операндом. Смещение для VST рассматривается как 12-битное беззнаковое целое.

Результирующий код состояния: Код остается неизменным.

Программные исключения:

- Доступ (запись, операнд 2)

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Ограничение транзакции

VECTOR STORE WITH LENGTH (сохранить вектор с длиной)

При продвижении слева направо, байты из первого операнда сохраняются в ячейке второго операнда. Определенный регистром общего назначения третий операнд содержит 32-битное беззнаковое целое, содержащее значение, которое представляет байт с наивысшим индексом для сохранения. Если третий операнд содержит значение, большее или равное байту с наивысшим индексом вектора, все байты первого операнда сохраняются.

Исключения доступа обнаруживаются только на байтах, которые сохраняются.

Смещение для VECTOR STORE WITH LENGTH рассматривается как 12-битное беззнаковое целое.

Результирующий код состояния: Код состояния остается неизменным.

Программные исключения:

- Доступ (запись, операнд 2)

- Данные с DXC FE, векторный регистр

- Операция, если средство векторного расширения не установлено

- Ограничение транзакции

Описание RXB

Все векторные команды имеют поле в битах 36-40 команды, обозначенное как RXB. Это поле содержит самые старшие биты для всех операндов, обозначенных векторным регистром. Биты для обозначений регистров, не заданных командой, зарезервированы и должны быть установлены в нуль; иначе, программа не сможет совместимо работать в будущем. Самый старший бит приписывается слева к четырехбитному обозначению регистра для создания пятибитного обозначения векторного регистра.

Биты определяются следующим образом:

0. Самый старший бит для обозначения векторного регистра в битах 8-11 команды.

1. Самый старший бит для обозначения векторного регистра в битах 12-15 команды.

2. Самый старший бит для обозначения векторного регистра в битах 16-19 команды.

3. Самый старший бит для обозначения векторного регистра в битах 32-35 команды.

Директива задействования вектора

Векторные регистры и команды могут использоваться только если директива задействования вектора (бит 46) и директива регистра AFP (бит 45) в управляющем регистре нуль установлены в единицу. Если векторное средство установлено, а векторная команда выполняется без задействования этого набора бит, обнаруживается исключение данных с DXC FE шестнадцатеричным. Если векторное средство не установлено, обнаруживается исключение операции.

Изобретение относится к области эмуляции внутри вычислительной среды. Техническим результатом является повышение эффективности эмуляции команд. Раскрыта компьютерная система для трансформации спецификаторов команд вычислительной среды, содержащая память и процессор, сообщающийся с памятью, причем компьютерная система настроена для осуществления способа, включающего получение из первой команды, определенной для первой архитектуры компьютера, прерывистого спецификатора, имеющего первую часть и вторую часть, причем первую часть получают из первого поля первой команды, а вторую часть получают из второго поля первой команды, отделенного от первого поля; создание непрерывного спецификатора с использованием первой части и второй части, полученных из первой команды, причем для создания непрерывного спецификатора используют одно или более правил, основанных на коде операции первой команды; использование непрерывного спецификатора, как если бы в первой команде вместо прерывистого спецификатора был задан прерывистый спецификатор, для указания ресурса для использования при выполнении второй команды, причем вторая команда определена для второй архитектуры компьютера, отличной от первой архитектуры компьютера, и эмулирует функцию первой команды; и выполнение второй команды для эмуляции функции первой команды с использованием ресурса, указываемого непрерывным спецификатором, созданным с использованием первой части и второй части, полученных из первой команды, причем непрерывный спецификатор используют, как если бы прерывистый спецификатор не задавался. 3 н. и 17 з.п. ф-лы, 22 ил.

1. Машиночитаемый носитель данных, в котором хранятся команды, считываемые и выполняемые обрабатывающим устройством для осуществления способа, включающего:
получение из первой команды, определенной для первой архитектуры компьютера, прерывистого спецификатора, имеющего первую часть и вторую часть, причем первую часть получают из первого поля первой команды, а вторую часть получают из второго поля первой команды, отделенного от первого поля;
создание непрерывного спецификатора с использованием первой части и второй части, полученных из первой команды, причем для создания непрерывного спецификатора используют одно или более правил, основанных на коде операции первой команды;
использование непрерывного спецификатора, как если бы в первой команде вместо прерывистого спецификатора был задан прерывистый спецификатор, для указания ресурса для использования при выполнении второй команды, причем вторая команда определена для второй архитектуры компьютера, отличной от первой архитектуры компьютера, и эмулирует функцию первой команды; и
выполнение второй команды для эмуляции функции первой команды с использованием ресурса, указываемого непрерывным спецификатором, созданным с использованием первой части и второй части, полученных из первой команды, причем непрерывный спецификатор используют, как если бы прерывистый спецификатор не задавался.

2. Машиночитаемый носитель данных по п. 1, в котором процессор включает эмулятор и в котором первая часть включает первые один или более бит, а вторая часть включает вторые один или более бит, и создание включает составление вторых одного или более бит с первыми одним или более битами с образованием непрерывного спецификатора, причем вторые один или более бит являются самыми старшими битами непрерывного спецификатора.

3. Машиночитаемый носитель данных по п. 2, в котором первое поле содержит положение операнда, связанного с ним, а вторые один или более бит являются подмножеством множества бит второго поля, и в котором получение включает выбор вторых одного или более бит из множества бит второго поля на основе положения операнда первого поля.

4. Машиночитаемый носитель данных по п. 3, в котором положение операнда первого поля является первым операндом и в котором вторые один или более бит выбираются из крайней левой ячейки второго поля.

5. Машиночитаемый носитель данных по п. 1, в котором первое поле состоит из поля регистра, второе поле состоит из поля расширения, первая часть состоит из множества бит из поля регистра, вторая часть состоит из бита из поля расширения в ячейке команды, соответствующей полю регистра, а создание включает составление бита из поля расширения с битами из поля регистра для получения непрерывного спецификатора.

6. Машиночитаемый носитель данных по п. 1, в котором использование непрерывного спецификатора для указания ресурса включает использование непрерывного спецификатора для указания на регистр, который будет использоваться второй командой.

7. Машиночитаемый носитель данных по п. 6, в котором регистр, на который указывает непрерывный спецификатор, имеет то же значение, что и непрерывный спецификатор.

8. Машиночитаемый носитель данных по п. 6, в котором регистр, на который указывает непрерывный спецификатор, имеет значение, отличающееся от непрерывного спецификатора.

9. Машиночитаемый носитель данных по п. 1, в котором первая компьютерная архитектура включает набор команд, содержащий первые команды, имеющие поля регистров для доступа к подразделу пространства регистров первой компьютерной архитектуры, и имеющий вторые команды, имеющие прерывистые поля регистров для доступа к этому подразделу и остальным подразделам пространства регистров, а доступ первых команд к остальным подразделам исключен.

10. Машиночитаемый носитель данных по п. 1, в котором первое поле состоит из поля регистра, второе поле состоит из поля расширения, первая часть состоит из множества бит из поля регистра, вторая часть состоит из бита из поля расширения в ячейке команды, соответствующей полю регистра, а создание включает составление бита из поля расширения с битами из поля регистра для получения непрерывного спецификатора, включающий также:
получение процессором из первой команды другого прерывистого спецификатора, причем другой прерывистый спецификатор имеет другую первую часть и другую вторую часть, причем получение включает получение другой первой части из другого первого поля команды и другой второй части из другого бита поля расширения, а другое первое поле отделено от первого поля и поля расширения;
создание другого непрерывного спецификатора, используя другую первую часть и другой бит, причем создание использует одно или более правил, основанных на коде операции первой команды; и
использование другого непрерывного спецификатора для указания ресурса для использования при выполнении второй команды.

11. Компьютерная система для трансформации спецификаторов команд вычислительной среды, содержащая память и процессор, сообщающийся с памятью, причем компьютерная система настроена для осуществления способа, включающего:
получение из первой команды, определенной для первой архитектуры компьютера, прерывистого спецификатора, имеющего первую часть и вторую часть, причем первую часть получают из первого поля первой команды, а вторую часть получают из второго поля первой команды, отделенного от первого поля;
создание непрерывного спецификатора с использованием первой части и второй части, полученных из первой команды, причем для создания непрерывного спецификатора используют одно или более правил, основанных на коде операции первой команды;
использование непрерывного спецификатора, как если бы в первой команде вместо прерывистого спецификатора был задан прерывистый спецификатор, для указания ресурса для использования при выполнении второй команды, причем вторая команда определена для второй архитектуры компьютера, отличной от первой архитектуры компьютера, и эмулирует функцию первой команды; и
выполнение второй команды для эмуляции функции первой команды с использованием ресурса, указываемого непрерывным спецификатором, созданным с использованием первой части и второй части, полученных из первой команды, причем непрерывный спецификатор используют, как если бы прерывистый спецификатор не задавался.

12. Компьютерная система по п. 11, в которой процессор включает эмулятор и в которой первая часть включает первые один или более бит, а вторая часть включает вторые один или более бит, и создание включает составление вторых одного или более бит с первыми одним или более битами с образованием непрерывного спецификатора, причем вторые один или более бит являются самыми старшими битами непрерывного спецификатора.

13. Компьютерная система по п. 12, в которой первое поле содержит положение операнда, связанного с ним, а вторые один или более бит являются подмножеством множества бит второго поля, и в которой получение включает выбор вторых одного или более бит из множества бит второго поля на основе положения операнда первого поля.

14. Компьютерная система по п. 13, в которой положение операнда первого поля является первым операндом и в которой вторые один или более бит выбираются из крайней левой ячейки второго поля.

15. Компьютерная система по п. 11, в которой первое поле содержит поле регистра, второе поле содержит поле расширения, первая часть содержит множество бит из поля регистра, вторая часть содержит бит из поля расширения в ячейке, соответствующей полю регистра, а создание включает составление бита из поля расширения с битами из поля регистра для получения непрерывного спецификатора.

16. Компьютерная система по п. 11, в которой использование непрерывного спецификатора для указания ресурса включает использование непрерывного спецификатора для указания на регистр, который будет использоваться второй командой.

17. Компьютерная система по п. 16, в которой регистр, на который указывает непрерывный спецификатор, имеет либо то же значение, что и непрерывный спецификатор, либо значение, отличное от непрерывного спецификатора.

18. Способ трансформирования спецификаторов команд вычислительной среды, включающий:
получение из первой команды, определенной для первой архитектуры компьютера, прерывистого спецификатора, имеющего первую часть и вторую часть, причем первую часть получают из первого поля первой команды, а вторую часть получают из второго поля первой команды, отделенного от первого поля;
создание непрерывного спецификатора с использованием первой части и второй части, полученных из первой команды, причем для создания непрерывного спецификатора используют одно или более правил, основанных на коде операции первой команды;
использование непрерывного спецификатора, как если бы в первой команде вместо прерывистого спецификатора был задан прерывистый спецификатор, для указания ресурса для использования при выполнении второй команды, причем вторая команда определена для второй архитектуры компьютера, отличной от первой архитектуры компьютера, и эмулирует функцию первой команды; и
выполнение второй команды для эмуляции функции первой команды с использованием ресурса, указываемого непрерывным спецификатором, созданным с использованием первой части и второй части, полученных из первой команды, причем непрерывный спецификатор используют, как если бы прерывистый спецификатор не задавался.

19. Способ по п. 18, в котором процессор включает эмулятор, и в котором первая часть включает первые один или более бит, а вторая часть включает вторые один или более бит, и создание включает составление вторых одного или более бит с первыми одним или более битами с образованием непрерывного спецификатора, где вторые один или более бит являются самыми старшими битами непрерывного спецификатора.

20. Способ по п. 18, в котором первое поле содержит поле регистра, второе поле содержит поле расширения, причем первая часть содержит множество бит из поля регистра, вторая часть содержит бит из поля расширения в ячейке, соответствующей полю регистра, а создание включает составление бита из поля расширения с битами из поля регистра для получения непрерывного спецификатора.