RS-ТРИГГЕР Российский патент 2016 года по МПК H03K3/37 H03K19/00 

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в специализированных цифровых структурах, системах автоматического управления и передачи цифровой информации.

В различных цифровых и аналого-цифровых вычислительных и управляющих устройствах широко используются классические RS-триггеры [1-34], входными и выходными логическими сигналами которых являются заданные уровни напряжений (высокий - соответствующий логической единице «1», низкий - логическому нулю «0»). На базе данных функциональных узлов сегодня реализуется 95-98% компьютеров различного назначения. Однако традиционные средства вычислительной техники, основой которых является булева алгебра, достигли сегодня предельных возможностей по быстродействию и способности обеспечить надежную работу в условиях дестабилизирующих факторов.

В работе [35], а также монографиях соавтора настоящей заявки [36, 37] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является классический RS-триггер, используемый в патенте US 8.232.825, fig. 9, структура которого присутствует во многих других патентах [1-34]. Он содержит первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 входами, а также первым выходом 6, второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами, а также первым 10 выходом, причем первый 6 выход первого 3 инвертирующего логического элемента «И» связан с первым 8 логическим входом второго 7 инвертирующего логического элемента «И», первый 10 выход второго 7 инвертирующего логического элемента «И» соединен с первым 4 входом первого 3 инвертирующего логического элемента «И», противофазные первый 11 () и второй 12 (Q) логические выходы устройства, причем первый 1 (S) логический вход устройства соединен со вторым 5 логическим входом первого 3 инвертирующего логического элемента «И», второй 2 (R) логический вход устройства соединен со вторым 9 логическим входом второго 7 инвертирующего логического элемента «И».

Существенный недостаток известного устройства состоит в том, что он функционирует в базисе элементов потенциальной логики - его входными и выходными логическими сигналами является высокий (единица состояния) или низкий (ноль состояния) потенциал. Это не позволяет создать на его основе полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.

Основная задача предлагаемого изобретения состоит в создании RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие систем обработки информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [35-37].

Поставленная задача решается тем, что в RS-триггере (фиг. 1), содержащем первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 входами, а также первым выходом 6, второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами, а также первым 10 выходом, причем первый 6 выход первого 3 инвертирующего логического элемента «И» связан с первым 8 логическим входом второго 7 инвертирующего логического элемента «И», первый 10 выход второго 7 инвертирующего логического элемента «И» соединен с первым 4 входом первого 3 инвертирующего логического элемента «И», противофазные первый 11 () и второй 12 (Q) логические выходы устройства, причем первый 1 (S) логический вход устройства соединен со вторым 5 логическим входом первого 3 инвертирующего логического элемента «И», второй 2 (R) логический вход устройства соединен со вторым 9 логическим входом второго 7 инвертирующего логического элемента «И», предусмотрены новые элементы и связи - в качестве первого 3 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 4 и второй 5 логические входы характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем выход 6 данного логического элемента характеризуется выходной токовой координатой и имеет втекающий выходной ток, в качестве второго 7 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 8 и второй 9 логические входы характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем выход 10 данного логического элемента характеризуется выходной токовой координатой и имеет втекающий выходной ток, первый 3 инвертирующий логический элемент «И» имеет дополнительный токовый выход 13, синфазный с его первым токовым выходом 6 и подключенный к первому 11 () логическому токовому выходу устройства, второй 7 инвертирующий логический элемент «И» имеет дополнительный токовый выход 14, синфазный с его первым токовым выходом 10 и подключенный ко второму 12 (Q) логическому токовому выходу устройства.

Схема RS-триггера - прототипа показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 формулы изобретения.

На фиг. 3 показано условное обозначение первого 3 и второго 7 инвертирующих логических элементов «И» с двумя синфазными выходами 6 и 13, 10 и 14. При этом входные токи данных инвертирующих логических элементов, соответствующие логическим переменным x₁=x_1.3 и x_2..3 (x₂=x_1.7 и x_2.7) вытекающие, а выходные токи синфазных выходов out1.3, out2.3 (out1.7, out2.7) - втекающие.

На фиг. 4 приведена практическая реализация первого 3 инвертирующего логического элемента «И», соответствующая п. 2 формулы изобретения.

На фиг. 5 приведена практическая реализация второго 7 инвертирующего логического элемента «И», соответствующая п. 3 формулы изобретения.

На фиг. 6 представлена принципиальная схема первого 3 инвертирующего логического элемента, соответствующая фиг. 4, в среде компьютерного моделирования МС9 с конкретным выполнением токовых зеркал и источников опорного тока. Аналогичную схему и временные диаграммы может иметь второй 7 инвертирующий логический элемент.

На фиг. 7 показаны временные диаграммы работы логического элемента фиг. 6.

На фиг. 8 представлена схема заявляемого RS-триггера фиг. 2 с конкретным выполнением первого 3 и второго 7 инвертирующих логических элементов.

На фиг. 9 представлена принципиальная схема RS-триггера фиг. 8 с конкретным выполнением всех токовых зеркал и источников опорного тока. При этом для измерения выходных токовых координат RS-триггера предусмотрены резисторы, моделирующие свойства нагрузки.

На фиг. 10 приведена временная диаграмма работы заявляемого RS-триггера фиг. 9, характеризующегося токовыми входами и токовыми выходами.

RS-триггер фиг. 2 содержит первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 входами, а также первым выходом 6, второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами, а также первым 10 выходом, причем первый 6 выход первого 3 инвертирующего логического элемента «И» связан с первым 8 логическим входом второго 7 инвертирующего логического элемента «И», первый 10 выход второго 7 инвертирующего логического элемента «И» соединен с первым 4 входом первого 3 инвертирующего логического элемента «И», противофазные первый 11 () и второй 12 (Q) логические выходы устройства, причем первый 1 (S) логический вход устройства соединен со вторым 5 логическим входом первого 3 инвертирующего логического элемента «И», второй 2 (R) логический вход устройства соединен со вторым 9 логическим входом второго 7 инвертирующего логического элемента «И».

В качестве первого 3 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 4 и второй 5 логические входы характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем выход 6 данного логического элемента характеризуется выходной токовой координатой и имеет втекающий выходной ток, в качестве второго 7 инвертирующего логического элемента «И» используется логический элемент «И», у которого первый 8 и второй 9 логические входы характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем выход 10 данного логического элемента характеризуется выходной токовой координатой и имеет втекающий выходной ток, первый 3 инвертирующий логический элемент «И» имеет дополнительный токовый выход 13, синфазный с его первым токовым выходом 6 и подключенный к первому 11 () логическому токовому выходу устройства, второй 7 инвертирующий логический элемент «И» имеет дополнительный токовый выход 14, синфазный с его первым токовым выходом 10 и подключенный ко второму 12 (Q) логическому токовому выходу устройства.

На фиг. 3 показаны условные обозначения первого 3 и второго 7 инвертирующих логических элементов «И» с токовыми входными и выходными логическими переменными.

На фиг. 4, в соответствии с п. 2 формулы изобретения, первый 3 инвертирующий логический элемент «И» содержит первый 15 и второй 16 выходные транзисторы, базы которых подключены к первому 17 источнику напряжения смещения, первый 18 и второй 19 вспомогательные транзисторы с противоположным по отношению к первому 15 и второму 16 выходным транзисторам типом проводимости, базы которых подключены ко второму 20 источнику напряжения смещения, объединенные эмиттеры первого 15 выходного транзистора и первого 18 вспомогательного транзистора подключены к первому 4 и второму 5 токовым входам первого 3 логического элемента «И» и через первый 21 источник опорного тока соединены с первой 22 шиной источника питания, коллектор первого 15 выходного транзистора подключен ко входу первого 23 токового зеркала, согласованного с первой 22 шиной источника питания, выход первого 23 токового зеркала подключен к объединенным эмиттерами второго 16 выходного транзистора и второго 19 вспомогательного транзистора и через второй 24 источник опорного тока соединен со второй 25 шиной источника питания, коллектор второго 16 выходного транзистора связан со входом второго 26 токового зеркала, согласованного с первой 22 шиной источника питания, коллекторы первого 18 и второго 19 вспомогательных транзисторов подключены ко второй 25 шине источника питания, выход второго 26 токового зеркала соединен со входом третьего 27 токового зеркала, согласованного со второй 25 шиной источника питания, причем синфазные токовые выходы 28 и 29 третьего 27 токового зеркала связаны с соответствующими синфазными первым 6 токовым выходом и дополнительным токовым выходом 13 первого 3 инвертирующего логического элемента «И».

Напряжения первого 17 (Е17) и второго 20 (Е20) источников напряжения смещения обеспечивают статический режим соответствующих транзисторов (15, 18 и 16, 19). В частном случае может быть: E₂₀=E₁₇. Первое 23 и второе 26 токовые зеркала реализуются по классическим схемам, а коэффициент передачи по току K_i третьего 27 токового зеркала на выход 2 может быть больше единицы (например, K_i=2).

На фиг. 5, в соответствии с п. 3 формулы изобретения, второй 7 инвертирующий логический элемент «И» содержит третий 30 и четвертый 31 выходные транзисторы, базы которых подключены к первому 17 источнику напряжения смещения, третий 32 и четвертый 33 вспомогательные транзисторы с противоположным по отношению к третьему 30 и четвертому 31 выходным транзисторам типом проводимости, базы которых подключены ко второму 20 источнику напряжения смещения, объединенные эмиттеры третьего 30 выходного транзистора и третьего 32 вспомогательного транзистора подключены к первому 8 и второму 9 логическим токовым входам второго 7 инвертирующего логического элемента «И» и через третий источник опорного тока 34 соединены с первой 22 шиной источника питания, коллектор третьего 30 выходного транзистора подключен ко входу четвертого 35 токового зеркала, согласованного с первой 22 шиной источника питания, выход четвертого 35 токового зеркала подключен к объединенным эмиттерами четвертого 31 выходного транзистора и четвертого 33 вспомогательного транзистора и через четвертый 36 источник опорного тока соединен со второй 25 шиной источника питания, коллектор четвертого 31 выходного транзистора связан со входом пятого 37 токового зеркала, согласованного с первой 22 шиной источника питания, коллекторы третьего 32 и четвертого 33 вспомогательных транзисторов подключены ко второй 25 шине источника питания, выход пятого 37 токового зеркала соединен со входом шестого 38 токового зеркала, согласованного со второй 25 шиной источника питания, причем синфазные токовые выходы 39 и 40 шестого 38 токового зеркала связаны с соответствующими синфазными токовыми выходами 10 и 14 второго 7 инвертирующего логического элемента «И».

Рассмотрим работу заявляемого устройства фиг. 8. Структура и принцип его работы аналогичны структуре и принципу работы классического RS-триггера (фиг. 1): он представляет собой систему двух инвертирующих логических элементов «И» (2И-НЕ), охваченных положительной обратной связью. Отличием является иное построение инвертирующих логических элементов 3 и 7 (2И-НЕ) и способ реализации токовых обратных связей.

Логическая реализация элемента «2И-НЕ» производится в линейной алгебре [35-37] на основе выражения

где х₁, х₂ - входные логические токовые переменные.

Для схемотехнической реализации логических элементов на основе выражения (1) используются токовые зеркала. Для двоичных переменных логический ноль представляется отсутствием некоторого заданного кванта тока I₀, а единица - наличием кванта тока I₀. При этом знак кванта определяется его направлением (втекающим, вытекающим). При токовом сигнальном представлении логических переменных направление тока не влияет на значение переменной, а зависит только от знака слагаемых в операциях алгебраического суммирования, реализующих выражения линейной алгебры (1). Объединение таких логических элементов в более сложные структуры требует согласования не только уровней квантов тока I₀, но и направлений входных и выходных токовых логических сигналов.

Структурная организация элемента «2И-НЕ» с учетом особенностей токового представления сигналов приведена на чертеже фиг. 3. Она отличается наличием двух идентичных выходных токовых сигналов, один из которых предназначен для организации цепи положительной обратной связи, а второй - для подключения к внешним элементам схемы, в которой триггер используется.

Схемотехническая реализация логического элемента «2И-НЕ» с токовыми сигналами показана на чертежах фиг. 4 и фиг. 5. На фиг. 6 приведена схема, а на чертеже фиг. 7 - результаты моделирования логического элемента «2И-НЕ» с токовыми логическими сигналами.

Заявляемое устройство фиг. 8 состоит из двух идентичных логических элементов «2И-НЕ» фиг. 4 и фиг. 5 с токовыми входными и выходными сигналами, у которых выходной сигнал обратной связи подается на выход с коэффициентом передачи по току Ki=2.

Традиционные сигналы установки заявляемого триггера в единичное (S) или нулевое (R) состояния поступают в виде квантов вытекающего тока на логические входы устройства 1 и 2 соответственно (фиг. 8).

В точке алгебраического суммирования токов 5 (логического токового входа 5) реализуется операция вычитания (S+out2)-1, в которой сигналом единицы является выходной сигнал опорного источника тока 21, а сигнал out2 в виде кванта втекающего тока поступает с выхода 10 третьего токового зеркала 38. Результат операции подается на объединенные эмиттеры первого выходного 15 и первого вспомогательного 18 транзисторов. Если разность положительна, то разностный квант втекающего тока замыкается на вторую 25 шину источника питания через транзистор 18. В противном случае результат в виде кванта втекающего тока поступает на вход первого 23 токового зеркала, где инвертируется в квант вытекающего тока и поступает в точку алгебраического суммирования, в которой реализуется операция 1-((S+out2)-1), где единицей является выходной сигнал второго 24 опорного источника тока. Результат операции поступает на объединенные эмиттеры второго 16 выходного и второго 19 вспомогательного транзисторов. Если разность положительна, то квант втекающего тока замыкается на вторую 25 шину источника питания через второй 19 вспомогательный транзистор. В противном случае сигнал в виде кванта вытекающего тока поступает на вход второго 26 токового зеркала, инвертируется по направлению и в виде кванта вытекающего тока (т.е. в виде 1-((S+out1)-1)) поступает на вход третьего 27 токового зеркала, где «размножается» и поступает на выходы 6 и 13 указанного токового зеркала. Выход 13 третьего 27 токового зеркала является первым выходом заявляемого триггера. Его логическая функция описывается выражением

В точке алгебраического суммирования, которая соответствует первому логическому входу 8, выполняется операция ((R+out1)-1), в которой сигналом единицы является выходной сигнал опорного источника тока 34. Результат операции подается на объединенные эмиттеры третьего 30 выходного транзистора и третьего 32 вспомогательного транзистора. Если разность положительна, то квант втекающего тока замыкается на вторую 25 шину источника питания через третий 32 вспомогательный транзистор. В противном случае сигнал в виде кванта вытекающего тока поступает на вход четвертого 35 токового зеркала, где он инвертируется по направлению.

С выхода четвертого 35 токового зеркала квант вытекающего тока подается в точку алгебраического суммирования, которой реализуется операция 1-((R+out1)-1), где единицей является квант тока четвертого 36 источника опорного тока. Результат операции поступает на объединенные эмиттеры четвертого 31 выходного и четвертого 33 вспомогательного транзисторов. Если разность положительна, то квант втекающего тока замыкается на вторую 25 шину источника питания через четвертый 33 вспомогательный транзистор. В противном случае сигнал в виде кванта вытекающего тока поступает на вход пятого 37 токового зеркала, где он инвертируется по направлению и поступает на вход шестого 38 токового зеркала. С выхода 14 шестого 38 токового зеркала снимается выходной сигнал Out₂ в виде кванта втекающего тока, а с выхода 10 - сигнал - 20ut₂. Выход 14 шестого 38 токового зеркала является вторым выходом заявляемого устройства. Его логическая функция описывается выражением

Резисторы 39 и 40 используются для определения наличия тока в процессе экспериментальных исследований схемы фиг. 8.

Как видно из приведенного описания реализация логической функции RS-триггера здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы фиг. 8 работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие RS-триггера. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи в сложных системах на кристалле, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на фиг. 10 результаты моделирования подтверждают указанные свойства заявляемой схемы RS-триггера.

Таким образом, рассмотренное схемотехническое решение RS-триггера характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих токовое представление информационных сигналов.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 2011/0121877, fig. 9.

2. Патент ЕР 06011821, fig. 2.

3. Патент US 5.994.936, fig. 3.

4. Патент US 5.327.020, fig. 1.

5. Патент US 6.362.674, fig. 4A.

6. Патент US 6.535.024.

7. Патент US 7.098.652, fig. 1, fig. 10.

8. Патент US 4.441.075, fig. 1.

9. Авторское свидетельство СССР 1390790.

10. Авторское свидетельство СССР 1193798.

11. Авторское свидетельство СССР 1370732.

12. Патент US 5.065.052, fig. 3, fig. 10.

13. Патент US 7.697.319, fig. 2.

14. Патент US 8.232.825, fig. 9.

15. Патент US 8.115.522, fig. 2.

16. Патент US 7.626.433.

17. Патент US 7.236.029, fig. 3.

18. Патент US 6.268.752, fig. 4.

19. Патент US 6.486.720.

20. Патентная заявка US 2002/0003443, fig. 4.

21. Патент US 6.714.060.

22. Патент US 5.025.174.

23. Патент US 5.945.858.

24. Патент US 5.892.382, fig. 2.

25. Патент US 5.844.437, fig. 2.

26. Патент US 5.220.212.

27. Патент US 5.815.019, fig. 1.

28. Патент US 5.541.544, fig. 1.

29. Патент US 5.001.361, fig. 3.

30. Патент US 5.969.556, fig. 1.

31. Патент US 4.156.819, fig. 2.

32. Патент US 4.779.009, fig. 4.

33. Патент US 4.309.625, fig. 4.

34. Патент US 3.305.728.

35. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

36. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

37. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в специализированных цифровых структурах, системах автоматического управления и передачи цифровой информации. Технический результат: заключается в повышении быстродействия систем обработки информации и создании элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Такой результат достигается за счет создания RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. 2 з.п. ф-лы, 10 ил.

1. RS-триггер, содержащий первый (1) (S) и второй (2) (R) логические входы устройства, первый (3) инвертирующий логический элемент «И» с первым (4) и вторым (5) входами, а также первым выходом (6), второй (7) инвертирующий логический элемент «И» с первым (8) и вторым (9) логическими входами, а также первым (10) выходом, причем первый (6) выход первого (3) инвертирующего логического элемента «И» связан с первым (8) логическим входом второго (7) инвертирующего логического элемента «И», первый (10) выход второго (7) инвертирующего логического элемента «И» соединен с первым (4) входом первого (3) инвертирующего логического элемента «И», противофазные первый (11) () и второй (12) (Q) логические выходы устройства, причем первый (1) (S) логический вход устройства соединен со вторым (5) логическим входом первого (3) инвертирующего логического элемента «И», второй (2) (R) логический вход устройства соединен со вторым (9) логическим входом второго (7) инвертирующего логического элемента «И», отличающийся тем, что в качестве первого (3) инвертирующего логического элемента «И» используется логический элемент «И», у которого первый (4) и второй (5) логические входы характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем выход (6) данного логического элемента характеризуется выходной токовой координатой и имеет втекающий выходной ток, в качестве второго (7) инвертирующего логического элемента «И» используется логический элемент «И», у которого первый (8) и второй (9) логические входы характеризуются входными токовыми координатами и имеют вытекающие входные токи, которые соответствуют входным логическим переменным, причем выход (10) данного логического элемента характеризуется выходной токовой координатой и имеет втекающий выходной ток, первый (3) инвертирующий логический элемент «И» имеет дополнительный токовый выход (13), синфазный с его первым токовым выходом 6 и подключенный к первому (11) () логическому токовому выходу устройства, второй (7) инвертирующий логический элемент «И» имеет дополнительный токовый выход (14), синфазный с его первым токовым выходом (10) и подключенный ко второму (12) (Q) логическому токовому выходу устройства.

2. RS-триггер по п. 1, отличающийся тем, что первый (3) инвертирующий логический элемент «И» содержит первый (15) и второй (16) выходные транзисторы, базы которых подключены к первому (17) источнику напряжения смещения, первый (18) и второй (19) вспомогательные транзисторы с противоположным по отношению к первому (15) и второму (16) выходным транзисторам типом проводимости, базы которых подключены ко второму (20) источнику напряжения смещения, объединенные эмиттеры первого (15) выходного транзистора и первого (18) вспомогательного транзистора подключены к первому (4) и второму (5) токовым входам первого (3) логического элемента «И» и через первый (21) источник опорного тока соединены с первой (22) шиной источника питания, коллектор первого (15) выходного транзистора подключен ко входу первого (23) токового зеркала, согласованного с первой (22) шиной источника питания, выход первого (23) токового зеркала подключен к объединенным эмиттерами второго (16) выходного транзистора и второго (19) вспомогательного транзистора и через второй (24) источник опорного тока соединен со второй (25) шиной источника питания, коллектор второго (16) выходного транзистора связан со входом второго (26) токового зеркала, согласованного с первой (22) шиной источника питания, коллекторы первого (18) и второго (19) вспомогательных транзисторов подключены ко второй (25) шине источника питания, выход второго (26) токового зеркала соединен со входом третьего (27) токового зеркала, согласованного со второй (25) шиной источника питания, причем синфазные токовые выходы (28) и (29) третьего (27) токового зеркала связаны с соответствующими синфазными первым (6) токовым выходом и дополнительным токовым выходом (13) первого (3) инвертирующего логического элемента «И».

3. RS-триггер по п. 1, отличающийся тем, что второй (7) инвертирующий логический элемент «И» содержит третий (30) и четвертый (31) выходные транзисторы, базы которых подключены к первому (17) источнику напряжения смещения, третий (32) и четвертый (33) вспомогательные транзисторы с противоположным по отношению к третьему (30) и четвертому (31) выходным транзисторам типом проводимости, базы которых подключены ко второму (20) источнику напряжения смещения, объединенные эмиттеры третьего (30) выходного транзистора и третьего (32) вспомогательного транзистора подключены к первому (8) и второму (9) логическим токовым входам второго (7) инвертирующего логического элемента «И» и через третий источник опорного тока (34) соединены с первой (22) шиной источника питания, коллектор третьего (30) выходного транзистора подключен ко входу четвертого (35) токового зеркала, согласованного с первой (22) шиной источника питания, выход четвертого (35) токового зеркала подключен к объединенным эмиттерами четвертого (31) выходного транзистора и четвертого (33) вспомогательного транзистора и через четвертый (36) источник опорного тока соединен со второй (25) шиной источника питания, коллектор четвертого (31) выходного транзистора связан со входом пятого (37) токового зеркала, согласованного с первой (22) шиной источника питания, коллекторы третьего (32) и четвертого (33) вспомогательных транзисторов подключены ко второй (25) шине источника питания, выход пятого (37) токового зеркала соединен со входом шестого (38) токового зеркала, согласованного со второй (25) шиной источника питания, причем синфазные токовые выходы (39) и (40) шестого (38) токового зеркала связаны с соответствующими синфазными токовыми выходами (10) и (14) второго (7) инвертирующего логического элемента «И».