СЕЛЕКТОР ДВОИЧНЫХ ЧИСЕЛ Российский патент 2017 года по МПК G06F7/00 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны селекторы двоичных чисел (см., например, патент РФ 2300130, кл. G06F 7/02, 2007 г.), содержащие логические элементы и выполняющие селекцию меньшего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных селекторов двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется селекция большего из указанных двоичных чисел.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип селектор двоичных чисел (патент РФ 2363034, кл. G06F 7/02, 2009 г.), который содержит логические элементы и выполняет селекцию большего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется селекция меньшего из указанных двоичных чисел.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения селекции большего и меньшего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами, и аппаратурный состав, образованный из логических элементов.

Указанный технический результат при осуществлении изобретения достигается тем, что в селекторе двоичных чисел, содержащем 4n-4 элементов «Запрет» и 3n-4 элементов ИЛИ, которые сгруппированы в n групп так, что j-я () группа содержит два элемента «Запрет» и элемент ИЛИ, а m-я () группа дополнительно содержит два элемента «Запрет» и два элемента ИЛИ, в r-й () группе выход i-го () элемента «Запрет» соединен с i-м входом первого элемента ИЛИ, в m-й группе выход i-го элемента «Запрет», подключенного инвертирующим входом к первому входу (i+1)-го элемента ИЛИ, и выход (i+1)-го элемента ИЛИ, подключенного вторым входом к выходу (3-i)-го элемента «Запрет», соединены соответственно с инвертирующим и неинвертирующим входами (i+2)-го элемента «Запрет», в первой группе инвертирующий и неинвертирующий входы первого элемента «Запрет» подключены соответственно к неинвертирующему и инвертирующему входам второго элемента «Запрет», первому и второму входам первого элемента ИЛИ, выход i-го элемента «Запрет» первой группы и выход (i+2)-го элемента «Запрет» m-й группы соединены соответственно с инвертирующим входом i-го элемента «Запрет» второй группы и инвертирующим входом i-го элемента «Запрет» (m+1)-й группы, первый, второй входы первого элемента ИЛИ первой группы, неинвертирующие входы первого, второго элементов «Запрет» r-й группы и выход первого элемента «ИЛИ» j-й группы образуют соответственно первый, (n+1)-й, r-й, (n+r)-й входы и j-й выход селектора двоичных чисел, особенность заключается в том, что в j-ю и r-ю группы введены соответственно элемент И и два дополнительных элемента ИЛИ, в r-й группе первый, второй входы и выход i-го дополнительного элемента ИЛИ соединены соответственно с неинвертирующим входом i-го, инвертирующим входом (3-i)-го элементов «Запрет» и i-м входом элемента И, а i-й вход элемента И первой группы и выход элемента И j-й группы подключены соответственно к i-му входу первого элемента ИЛИ первой группы и (n+j)-му выходу селектора двоичных чисел.

На чертеже представлена схема предлагаемого селектора двоичных чисел.

Селектор двоичных чисел содержит 4n-4 элементов «Запрет» 1₁₁, 1₂₁, 1₁₂, …, 1_4(n-1), 1_1n, 1_2n (третий снизу рис. в табл. 3.5 на с. 103 в книге Справочник по цифровой вычислительной технике. Малиновский Б.Н., Александров В.Я., Боюн В.П. и др. / Под ред. Б.Н. Малиновского. Киев: Техника, 1974 г.), 3n-4 элементов ИЛИ 2₁₁, 2₁₂, …, 2_3(n-1), 2_1n, n элементов «И» 3₁₁, …, 3_1n и 2n-2 дополнительных элементов ИЛИ 4₁₂, …, 4_2(n-1), 4_1n, 4_2n, причем все элементы сгруппированы в n групп так, что j-я () группа содержит элементы 1_1j, 1_2j, 2_1j, 3_1j, m-я () группа дополнительно содержит элементы 1_3m, 1_4m, 2_2m, 2_3m, а r-я () группа дополнительно содержит элементы 4_1r, 4_2r, выход элемента 1_ir (), первый, второй входы и выход элемента 4_ir соединены соответственно с i-ым входом элемента 2_1r, неинвертирующим входом элемента 1_ir, инвертирующим входом элемента 1_(3-i)r и i-м входом элемента 3_1r, выход элемента 1_im, подключенного инвертирующим входом к первому входу элемента 2_(i+1)m, и выход элемента 2_(i+1)m, подключенного вторым входом к выходу элемента 1_(3-i)m, соединены соответственно с инвертирующим и неинвертирующим входами элемента 1_(i+2)m, инвертирующий и неинвертирующий входы элемента 1₁₁ подключены соответственно к неинвертирующему и инвертирующему входам элемента 1₂₁, первым и вторым входам элементов 2₁₁, 3₁₁, выходы элементов 1_i1 и 1_(i+2)m соединены соответственно с инвертирующими входами элементов 1_i2 и 1_i(m+1), а первый, второй входы элемента 2₁₁, неинвертирующие входы элементов 1_1r, 1_2r и выходы элементов 2_1j, 3_1j образуют соответственно первый, (n+1)-й, r-й, (n+r)-й входы и j-й, (n+j)-й выходы селектора двоичных чисел.

Работа предлагаемого селектора двоичных чисел осуществляется следующим образом. На его первый, …, n-й и (n+1)-й, …, (2n)-й входы подаются соответственно произвольные двоичные сигналы x_n-1, …, x₀∈{0,1} и y_n-1, …, y₀∈{0,1}, которые задают подлежащие обработке n-разрядные двоичные числа x_n-1…x₀ и y_n-1…y₀ (x_n-1, y_n-1 и x₀, y_Q определяют значения старших и младших разрядов соответственно). Тогда сигналы на j-ом () и (n+j)-м выходах предлагаемого селектора будут определяться выражениями

и

где

В представленной ниже таблице приведены значения реализуемых выражениями (2), (3) функций на всех возможных наборах значений их аргументов. Жирным в таблице выделены значения функций и их аргументов при j=2.

Анализ данных, приведенных в таблице, позволяет заключить, что:

1) если z_1(j-2)=z_2(j-2)=0 и x_n-j+1=y_n-j+1, то z_1(j-1)=z_2(j-l)=0;

2) если z_1(j-2)=z_2(j-2)=0 и x_n-j+1>y_n-j+1 (z_1(j-2)=z_2(j-2)=0 и y_n-j+1>x_n-j+1), то z_1(j-1)=0 и z_2(j-1)=1 (z_1(j-1)=1 и z_2(j-1)=0);

3) если z_1(j-2)=0 и z_2(j-2)=1 (z_1(j-2)=1 и z_2(j-2)=0), то z_1(j-1)=0 и z_2(j-1)=1 (z_1(j-1)=1 и z_2(j-1)=0);

4) если x_n-1=y_n-1 или x_n-1>y_n-1 (y_n-1>x_n-1), то соответственно z₁₁=z₂₁=0 или z₁₁=0 и z₂₁=1 (z₁₁=1 и z₂₁=0).

Таким образом, на первом, r-м () и (n+1)-м, (n+r)-м выходах предлагаемого селектора согласно (1) соответственно получим

и

где x_n-1…x_n-r+1 и y_n-1…y_n-r+1 - фрагменты n-разрядных двоичных чисел x_n-1…x₀ и y_n-1…y₀. Следовательно, с учетом последних четырех выражений имеем w_n-1…w₀=max(x_n-1…x₀, y_n-1…y₀), v_n-1…v₀=min(x_n-1…x₀, y_n-1…y₀), где w_n-1…w₀ и v_n-1…v₀ - n-разрядные двоичные числа, задаваемые двоичными сигналами w₀, …, w_n-1, v₀, …, v_n-1∈{0,1} (w_n-1, v_n-1 и w₀, v₀ определяют значения старших и младших разрядов соответственно).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый селектор двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает селекцию большего и меньшего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами. При этом аппаратурный состав указанного селектора образован из логических элементов.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации. Технический результат заключается в расширении функциональных возможностей за счет обеспечения селекции большего и меньшего из двух n - разрядных двоичных чисел. Селектор содержит 4n-4 элементов «Запрет» (1₁₁, 1₂₁, 1₁₂, …, 1_4(n-1), 1_1n, 1_2n), 3n-4 элементов ИЛИ (2₁₁, 2₁₂, …, 2_3(n-1), 2_1n), n элементов И (3₁₁, …, 3_1n), 2n-2 дополнительных элементов ИЛИ (4₁₂, …, 4_2(n-1), 4_1n, 4_2n) и связи между ними. 1 ил.

Селектор двоичных чисел, содержащий 4n-4 элементов «Запрет» и 3n-4 элементов ИЛИ, которые сгруппированы в n групп так, что j-я группа содержит два элемента «Запрет» и элемент ИЛИ, а m-я группа дополнительно содержит два элемента «Запрет» и два элемента ИЛИ, в r-й группе выход i-го элемента «Запрет» соединен с i-м входом первого элемента ИЛИ, в m-й группе выход i-го элемента «Запрет», подключенного инвертирующим входом к первому входу (i+1)-го элемента ИЛИ, и выход (i+1)-го элемента ИЛИ, подключенного вторым входом к выходу (3-i)-го элемента «Запрет», соединены соответственно с инвертирующим и неинвертирующим входами (i+2)-го элемента «Запрет», в первой группе инвертирующий и неинвертирующий входы первого элемента «Запрет» подключены соответственно к неинвертирующему и инвертирующему входам второго элемента «Запрет», первому и второму входам первого элемента ИЛИ, выход i-го элемента «Запрет» первой группы и выход (i+2)-го элемента «Запрет» m-й группы соединены соответственно с инвертирующим входом i-го элемента «Запрет» второй группы и инвертирующим входом i-го элемента «Запрет» (m+1)-й группы, первый, второй входы первого элемента ИЛИ первой группы, неинвертирующие входы первого, второго элементов «Запрет» r-й группы и выход первого элемента ИЛИ j-й группы образуют соответственно первый, (n+1)-й, r-й, (n+r)-й входы и j-й выход селектора двоичных чисел, отличающийся тем, что в j-ю и r-ю группы введены соответственно элемент «И» и два дополнительных элемента ИЛИ, в r-й группе первый, второй входы и выход i-го дополнительного элемента ИЛИ соединены соответственно с неинвертирующим входом i-го, инвертирующим входом (3-i)-го элементов «Запрет» и i-м входом элемента И, а i-й вход элемента И первой группы и выход элемента И j-й группы подключены соответственно к i-му входу первого элемента ИЛИ первой группы и (n+j)-му выходу селектора двоичных чисел.