ВЫЧИСЛИТЕЛЬ ДЛЯ ПОДАВЛЕНИЯ ПОМЕХ Российский патент 2018 года по МПК H03H7/12 G01S7/36 

Изобретение относится к вычислительной технике и может быть использовано в когерентно-импульсных радиолокационных системах для выделения сигналов движущихся целей на фоне пассивных помех при групповой перестройке несущей частоты зондирующих импульсов.

Известно радиолокационное устройство для обнаружения движущейся цели [1], содержащее последовательно включенные блоки задержки, умножитель комплексных чисел и вычитатель. Однако это устройство обладает низкой эффективностью выделения сигнала движущейся цели.

Другим известным устройством является корреляционный автокомпенсатор [2], который содержит ряд блоков задержки, два перемножителя, сумматор и блок оценки параметров коррелированной помехи. Недостатком этого устройства является плохое подавление кромок протяженной помехи из-за большой постоянной времени цепи адаптивной обратной связи.

Наиболее близкое к данному изобретению цифровое устройство для подавления пассивных помех [3], выбранное в качестве прототипа, содержит два блока задержки, блок весовых коэффициентов, два комплексных перемножителя, весовой блок и комплексный сумматор. Однако данное устройство из-за переходного процесса при поступлении кромки пассивной помехи имеет низкую эффективность выделения сигналов движущихся целей.

Задачей, решаемой в изобретении, является повышение эффективности подавления пассивной помехи и выделения сигналов движущихся целей при обработке группы импульсов на фоне пассивных помех с априорно неизвестной доплеровской скоростью.

Для решения поставленной задачи в вычислитель для подавления помех, содержащий первый и второй блоки задержки, блок весовых коэффициентов, первый и второй комплексные перемножители, весовой блок, комплексный сумматор и синхрогенератор, введены третий блок задержки, блок комплексного сопряжения, блок переключения, блок точности, блок коммутации и двухканальный коммутатор.

Дополнительные блоки, введенные в предлагаемое устройство, являются известными. Так, соединенные вместе первый блок задержки, первый комплексный перемножитель, весовой блок и комплексный сумматор применяются для подавления пассивных помех, однако неизвестно их применение совместно с блоком коммутации и двухканальным коммутатором для более точной компенсации помехи. Новыми являются связи между третьим блоком задержки и весовым блоком, блоком весовых коэффициентов и блоком переключения и весовым блоком, блоком точности и вторым комплексным перемножителем, вторым блоком задержки, двухканальным коммутатором, вторым комплексным перемножителем и блоком коммутации, а также связи между синхрогенератором и введенными блоками устройства, обеспечивающими оптимальную и согласованную обработку группы импульсов, что приводит с учетом более точной компенсации помехи к повышению эффективности выделения сигналов движущихся целей при перестройке несущей частоты на фоне пассивных помех с априорно неизвестной доплеровской скоростью.

Сравнение с техническими решениями, известными из опубликованных источников информации, показывает, что заявляемое решение обладает новизной и имеет изобретательский уровень.

Заявляемое решение носит технический характер, осуществимо, воспроизводимо и, следовательно, является промышленно применимым.

На фиг. 1 представлена структурная электрическая схема вычислителя для подавления помех; на фиг. 2 - блока задержки; на фиг. 3 - блока комплексного сопряжения; на фиг. 4 - комплексного перемножителя; на фиг. 5 - весового блока; на фиг. 6 - комплексного сумматора; на фиг. 7 - блока переключения; на фиг. 8 - блока точности; на фиг. 9 - накопителя; на фиг. 10 - блока вычисления модуля; на фиг. 11 - двухканального коммутатора.

Вычислитель для подавления помех (фиг. 1) содержит первый блок 1 задержки, блок 2 весовых коэффициентов, первый комплексный перемножитель 3, весовой блок 4, комплексный сумматор 5, второй комплексный перемножитель 6, второй блок 7 задержки, синхрогенератор 8, третий блок 9 задержки, блок 10 комплексного сопряжения, блок 11 переключения, блок 12 точности, блок 13 коммутации и двухканальный коммутатор 14.

Блоки 1, 7 и 9 задержки (фиг. 2) содержат два оперативных запоминающих устройства 15; блок 10 комплексного сопряжения (фиг. 3) содержит инвертор 16; комплексный перемножитель 3, 6 (фиг. 4) содержит два канала (I, II), каждый из которых содержит перемножители 17, 18 и сумматор 19; весовой блок 4 (фиг. 5) содержит два перемножителя 20; комплексный сумматор 5 (фиг. 6) содержит два сумматора 21; блок 11 переключения (фиг. 7) содержит счетчик 22, дешифратор 23, блоки 24 совпадений и сумматор 25; блок 12 точности (фиг. 8) содержит накопитель 26, блок 27 вычисления модуля и два делителя 28; накопитель 26 (фиг. 9) содержит два канала (I, II), состоящих из n элементов 29 задержки на интервал t_д и n сумматоров 30; блок 27 вычисления модуля (фиг. 10) содержит два перемножителя 31, сумматор 32 и блок 33 извлечения квадратного корня; двухканальный коммутатор 14 (фиг. 11) содержит два коммутатора 34.

Вычислитель для подавления помех работает следующим образом.

Группа когерентных радиоимпульсов, первоначально излученных с одинаковой несущей частотой и состоящих из сигнала от движущейся цели и пассивной помехи, значительно превышающей сигнал, поступает на вход радиоприемного устройства, в котором усиливается, в квадратурных фазовых детекторах переносится на видеочастоту, а затем подвергается аналого-цифровому преобразованию (соответствующие блоки на фиг. 1 не показаны).

Цифровые коды (x_kl, y_kl) обеих квадратурных проекций, следующие через период повторения Т, в каждом элементе разрешения по дальности (кольце дальности) каждого периода повторения образуют комплексные числа

где k - номер текущего периода, l - номер текущего кольца дальности, ϕ_l - доплеровский сдвиг фазы за период повторения (обычно помехи, ввиду ее значительного превышения над сигналом), равный ϕ_l=2πƒ_lT, здесь ƒ_l - доплеровская частота помехи.

Цифровые отсчеты в заявляемом устройстве (фиг. 1) поступают на входы первого блока 1 задержки (фиг. 2) и на соединенные с ними входы третьего блока 9 задержки. Каждый из блоков 1, 7 и 9 задержки (фиг. 2) состоит из параллельно включенных оперативных запоминающих устройств (ОЗУ) 15. ОЗУ 15 блоков 1, 7 задержки служат для хранения отсчетов в течение одного периода Т, а ОЗУ 15 третьего блока 9 задержки - в течение интервала τ.

В блоке 10 комплексного сопряжения с помощью инвертора 15 (фиг. 3) происходит инвертирование знака мнимых проекций задержанных в блоке 1 отсчетов. В первом комплексном перемножителе 3 происходит перемножение соответствующих комплексных чисел, реализуемое путем операций с проекциями этих чисел в соответствии с фиг. 4. Образованные величины

поступают в блок 12 точности (фиг. 8), в котором накопитель 26 (фиг. 9) осуществляет с помощью элементов 29 задержки и сумматоров 30 скользящее вдоль дальности в каждом периоде повторения суммирование произведений с n+1 смежных элементов разрешения по дальности временного строба, кроме элемента с номером n/2+1, для чего выходные величины элемента 29 задержки с номером n/2 поступают только на последующий элемент 29 задержки (фиг. 9). На выходах накопителя 26 (фиг. 9) образуются величины

где - оценка сдвига фазы помехи за период повторения, усредненная для повышения точности по n смежным элементам разрешения по дальности.

В блоке 27 вычисления модуля (фиг. 10) определяются величины , а затем на выходах делителей 28 (фиг. 8) - величины , поступающие на первые входы второго комплексного перемножителя 6.

Выходные отсчеты блока 9 задержки поступают в весовой блок 4 (фиг. 5), в котором происходит взвешивание поступающих отсчетов весовыми коэффициентами g_k, которые хранятся в блоке 2 весовых коэффициентов. Число весовых коэффициентов g_k определяется реализуемым порядком вычислителя для подавления помех m, связанным с числом импульсов в группе, равным m+1. В частности, при m=1 весовые коэффициенты g₀=-g₁=1; при m=2 - g₀=g₂=1, g₁=-2; при m=3 - g₀=-g₃=1, g₂=-g₃=-3. Весовые коэффициенты переключаются в каждом периоде повторения блоком 11 переключения (фиг. 7), который обеспечивает обработку группы импульсов (отсчетов) с одинаковой исходной несущей частотой.

Импульс от синхронизатора радиолокатора (на фиг. 1 не показан), соответствующий излучению зондирующего импульса в каждом периоде, поступает на первый управляющий вход (1) вычислителя для подавления помех (фиг. 1), являющийся первым управляющим входом (1) блока 11 переключения, а затем на счетный вход счетчика 22 (фиг. 7). Показания счетчика, соответствующие номеру импульса в группе, в дешифраторе 23 преобразуются в единичный сигнал на соответствующем номеру импульса выходе дешифратора 23. Этот сигнал открывает подключенный к нему каскад совпадений 24, через который проходит соответствующий весовой коэффициент, поступающий через сумматор 25 на выход блока 11 переключения. Таким образом, каждому импульсу в группе соответствует свой весовой коэффициент.

Взвешенные в весовом блоке 4 отсчеты суммируются в комплексном сумматоре 5 с задержанными во втором блоке 7 задержки на период повторения Т, прошедшими через двухканальный коммутатор 14 и умноженными во втором комплексном перемножителе 6 на величину весовыми суммами отсчетов всех предыдущих импульсов группы. В конечном счете, в результате весовой обработки отсчетов m+1 периодов образуется величина

Двумерный поворот задержанных отсчетов на угол обеспечивает синфазность суммируемых отсчетов, а их взвешивание коэффициентами g_k - подавление (компенсацию) слагаемых отсчетов помехи. Сигнал от движущейся цели из-за сохранения доплеровских сдвигов фазы не подавляется.

В третьем блоке 9 задержки отсчеты задерживаются на интервал τ, равный временнóй задержке оценок по отношению к среднему элементу обучающей выборки, исключенному в накопителе 26 (фиг. 9) в соответствии с выражением (1). Величина τ определяется выражением

τ=t_в+nt_д/2,

где t_в - время вычисления оценки фазы помехи, n - количество элементов обучающей выборки, t_д - интервал (период) временнóй дискретизации.

При этом обеспечивается соответствие вводимых во втором комплексном перемножителе 6 фазовых сдвигов среднему элементу, исключенному из обучающей выборки. Тогда в случае сигнала, соизмеримого по величине с помехой, или разрывной помехи при подавлении отсчетов помехи с элемента разрешения, содержащего сигнал, исключается возможность ослабления или подавления сигнала за счет его влияния на используемые оценки.

После завершения обработки данных m+1 периодов и очередной перестройки несущей частоты на вторые управляющие входы (2) устройства (фиг. 1) и блока 11 переключения (фиг. 7) и управляющий вход блока 13 коммутации поступает импульс, который обнуляет счетчик 22, а в блоке 13 коммутации переключает релаксационный генератор (мультивибратор). По команде блока 13 коммутации двухканальный коммутатор 14 переключает выход второго блока 7 задержки к выходу вычислителя, и в течение периода повторения Т происходит считывание результатов подавления V. На вход вычислителя для подавления помех поступают и начинают обрабатываться данные первого периода следующей группы.

Синхронизация вычислителя для подавления помех осуществляется подачей на все блоки заявляемого устройства последовательности синхронизирующих импульсов от синхрогенератора 8 (фиг. 1), управляемого совместно с блоком 11 переключения импульсами (1) синхронизатора радиолокатора (на фиг. 1 не показан), следующими с интервалом T. Период повторения синхронизирующих импульсов равен интервалу временной дискретизации t_д, выбираемому из условия требуемой разрешающей способности по дальности.

Достигаемый технический результат состоит в следующем. На выход устройства не поступают нескомпенсированные остатки помехи в переходном режиме, традиционно маскирующие сигнал от цели. В предлагаемом устройстве на выход поступают только скомпенсированные остатки помехи в установившемся режиме, что исключает эффект «кромки» помехи и повышает эффективность выделения сигналов движущихся целей.

Таким образом, вычислитель для подавления помех повышает эффективность компенсации пассивной помехи и выделения сигналов движущихся целей на фоне пассивных помех с априорно неизвестной доплеровской скоростью.

Библиография

1. Патент № 63-49193 (Япония), МПК G01S 13/52. Радиолокационное устройство для обнаружения движущейся цели / К.К. Тосиба. Опубл. 03.10.1988. - Изобретения стран мира. - 1989. - Выпуск 109. - №15. - С. 52.

2. Радиоэлектронные системы: основы построения и теория. Справочник / Я.Д. Ширман, С.Т. Багдасарян, А.С. Маляренко, Д.И. Леховицкий [и др.]; под ред. Я.Д. Ширмана. - 2-е изд., перераб. и доп. - М.: Радиотехника, 2007; с. 439, рис. 25.22.

3. АС 743208 СССР, МПК G01S 7/36. Цифровое устройство для подавления пассивных помех / Д.И. Попов. - № 2540079 / 09; заявл. 03.11.1977; опубл. 25.06.1980, Бюл. №23. - 4 с.

Изобретение относится к вычислительной технике и предназначено для выделения сигналов движущихся целей на фоне пассивных помех при групповой перестройке несущей частоты зондирующих импульсов. Достигаемый технический результат - повышение эффективности выделения сигналов движущихся целей. Вычислитель для подавления помех содержит первый, второй и третий блоки задержки, блок весовых коэффициентов, первый и второй комплексные перемножители, весовой блок, комплексный сумматор, синхрогенератор, блок комплексного сопряжения, блок переключения, блок точности, блок коммутации и двухканальный коммутатор, определенным образом соединенные между собой и осуществляющие когерентную обработку исходных отсчетов. Сигнал от движущейся цели и пассивной помехи, значительно превышающий полезный сигнал в квадратурных фазовых детекторах, переносится на видеочастоту и преобразуется таким образом, чтобы компенсировались остатки помехи. 11 ил.

Вычислитель для подавления помех, содержащий первый блок задержки, блок весовых коэффициентов, первый комплексный перемножитель, весовой блок, комплексный сумматор, второй комплексный перемножитель, второй блок задержки и синхрогенератор, при этом входы первого блока задержки соединены с первыми входами первого комплексного перемножителя, выходы весового блока соединены с первыми входами комплексного сумматора, вторые входы которого соединены с выходами второго комплексного перемножителя, управляющий вход синхрогенератора соединен с первым управляющим входом вычислителя для подавления помех, выход синхрогенератора соединен с синхровходами первого блока задержки, блока весовых коэффициентов, первого комплексного перемножителя, весового блока, комплексного сумматора, второго комплексного перемножителя и второго блока задержки, отличающийся тем, что введены третий блок задержки, блок комплексного сопряжения, блок переключения, блок точности, блок коммутации и двухканальный коммутатор, при этом входы первого блока задержки соединены с входами третьего блока задержки, выходы которого соединены с первыми входами весового блока, выходы первого блока задержки соединены с входами блока комплексного сопряжения, выходы которого соединены со вторыми входами первого комплексного перемножителя, выходы первого комплексного перемножителя соединены с входами блока точности, выходы которого соединены с первыми входами второго комплексного перемножителя, выходы блока весовых коэффициентов соединены с основными входами блока переключения, выход которого соединен со вторым входом весового блока, первый управляющий вход блока переключения соединен с первым управляющим входом вычислителя для подавления помех, выходы комплексного сумматора соединены с входами второго блока задержки, выходы которого соединены с основными входами двухканального коммутатора, первые выходы двухканального коммутатора соединены со

вторыми входами второго комплексного перемножителя, управляющий вход двухканального коммутатора соединен с выходом блока коммутации, второй управляющий вход блока переключения и управляющий вход блока коммутации соединены со вторым управляющим входом вычислителя для подавления помех, выход синхрогенератора соединен с синхровходами третьего блока задержки, блока комплексного сопряжения, блока переключения, блока точности, блока коммутации и двухканального коммутатора, причем основными входами вычислителя для подавления помех являются соединенные входы первого блока задержки и третьего блока задержки весового блока, а выходами - вторые выходы двухканального коммутатора.