МАТРИЧНАЯ ПОДЛОЖКА И УСТРОЙСТВО ОТОБРАЖЕНИЯ Российский патент 2021 года по МПК G02F1/1345 

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУ

Настоящая заявка испрашивает приоритет согласно заявке на патент Китая № 201821266166.8, поданной 7 августа 2018 года, содержание которой полностью включено в настоящую заявку посредством ссылки.

ОБЛАСТЬ ТЕХНИКИ

Настоящее раскрытие относится к области технологии отображения и, в частности, относится к матричной подложке и устройству отображения.

УРОВЕНЬ ТЕХНИКИ

Вследствие разных импедансов разных выводов на матричной подложке, когда разные выводы используются для передачи одних и тех же сигналов данных, сигналов затворной шины или сигналов таймера, сигналы данных, сигналы затворной шины или сигналы таймера, полученные через разные выводы, могут отличаться, что приводит к плохой однородности изображений, отображаемых дисплеем, включающим в себя матричную подложку.

СУЩНОСТЬ ИЗОБРЕТЕНИЯ

В варианте осуществления настоящего раскрытия обеспечена матричная подложка, включающая в себя область отображения и область разветвления, причем матричная подложка включает в себя: основу и по меньшей мере одну структуру выводов, расположенную на основе в области разветвления. Структура выводов включает в себя первую электропроводную структуру и электропроводную полупроводниковую структуру, и ортогональная проекция электропроводной полупроводниковой структуры на основу по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры на основу.

В некоторых вариантах осуществления матричная подложка в соответствии с вариантом осуществления настоящего раскрытия дополнительно включает в себя тонкопленочный транзистор, расположенный на основе в области отображения, и первая электропроводная структура расположена в том же слое, что и затвор тонкопленочного транзистора, и включает в себя такой же материал, как затвор тонкопленочного транзистора.

В некоторых вариантах осуществления электропроводная полупроводниковая структура расположена в том же слое, что и активный слой тонкопленочного транзистора; изолирующий слой затвора расположен между затвором тонкопленочного транзистора и активным слоем тонкопленочного транзистора; и электропроводная полупроводниковая структура расположена на стороне основы рядом с изолирующим слоем затвора, и первая электропроводная структура расположена на стороне изолирующего слоя затвора на отдалении от основы.

В некоторых вариантах осуществления межслойный изолирующий слой расположен между истоком и стоком тонкопленочного транзистора и активным слоем тонкопленочного транзистора, и исток и сток тонкопленочного транзистора расположены на стороне межслойного изолирующего слоя на отдалении от основы.

В некоторых вариантах осуществления исток и сток тонкопленочного транзистора расположены на стороне затвора тонкопленочного транзистора на отдалении от основы, и межслойный изолирующий слой расположен на стороне изолирующего слоя затвора на отдалении от основы.

В некоторых вариантах осуществления затвор тонкопленочного транзистора расположен на стороне истока и стока тонкопленочного транзистора на отдалении от основы, и изолирующий слой затвора расположен на стороне межслойного изолирующего слоя на отдалении от основы.

В некоторых вариантах осуществления матричная подложка в соответствии с вариантом осуществления настоящего раскрытия дополнительно включает в себя тонкопленочный транзистор, расположенный на основе в области отображения, и первая электропроводная структура расположена в том же слое, что и исток и сток тонкопленочного транзистора, и включает в себя такой же материал, как исток и сток тонкопленочного транзистора.

В некоторых вариантах осуществления электропроводная полупроводниковая структура расположена в том же слое, что и активный слой тонкопленочного транзистора; межслойный изолирующий слой расположен между истоком и стоком тонкопленочного транзистора и активным слоем тонкопленочного транзистора; и электропроводная полупроводниковая структура расположена на стороне основы рядом с межслойным изолирующим слоем, и первая электропроводная структура расположена на стороне межслойного изолирующего слоя на отдалении от основы.

В некоторых вариантах осуществления изолирующий слой затвора расположен между затвором тонкопленочного транзистора и активным слоем тонкопленочного транзистора, и затвор тонкопленочного транзистора расположен на стороне изолирующего слоя затвора на отдалении от основы.

В некоторых вариантах осуществления исток и сток тонкопленочного транзистора расположены на стороне затвора тонкопленочного транзистора на отдалении от основы, и межслойный изолирующий слой расположен на стороне изолирующего слоя затвора на отдалении от основы.

В некоторых вариантах осуществления затвор тонкопленочного транзистора расположен на стороне истока и стока тонкопленочного транзистора на отдалении от основы, и изолирующий слой затвора расположен на стороне межслойного изолирующего слоя на отдалении от основы.

В некоторых вариантах осуществления структура выводов дополнительно включает в себя вторую электропроводную структуру, и ортогональная проекция второй электропроводной структуры на основу по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры на основу.

В некоторых вариантах осуществления первая электропроводная структура расположена между второй электропроводной структурой и электропроводной полупроводниковой структурой относительно основы.

В некоторых вариантах осуществления матричная подложка включает в себя тонкопленочный транзистор, расположенный на основе в области отображения. Одна из первой электропроводной структуры и второй электропроводной структуры расположена в том же слое, что и затвор тонкопленочного транзистора, и включает в себя такой же материал, как затвор тонкопленочного транзистора, и другая из первой электропроводной структурой и второй электропроводной структуры расположена в том же слое, что и исток и сток тонкопленочного транзистора, и включает в себя такой же материал, как исток и сток тонкопленочного транзистора.

В некоторых вариантах осуществления электропроводная полупроводниковая структура расположена в том же слое, что и активный слой тонкопленочного транзистора.

В некоторых вариантах осуществления первый изолирующий слой расположен между первой электропроводной структурой и электропроводной полупроводниковой структурой, второй изолирующий слой расположен между первой электропроводной структурой и второй электропроводной структурой, и первый изолирующий слой и второй изолирующий слой последовательно расположены на основе; и электропроводная полупроводниковая структура расположена на стороне основы рядом с первым изолирующим слоем, первая электропроводная структура расположена на стороне первого изолирующего слоя на отдалении от основы, и вторая электропроводная структура расположена на стороне второго изолирующего слоя на отдалении от основы.

В некоторых вариантах осуществления матричная подложка включает в себя множество структур выводов, размещенных в направлении, параллельном направлению продолжения матричной подложки, и каждая из структур выводов включает в себя первую электропроводную структуру, вторую электропроводную структуру и электропроводную полупроводниковую структуру; и в каждой структуре выводов сквозные отверстия расположены с обеих сторон первой электропроводной структуры, и сквозные отверстия проникают через второй изолирующий слой и первый изолирующий слой, в результате чего электропроводная полупроводниковая структура электрически соединена со второй электропроводной структурой через сквозные отверстия.

В некоторых вариантах осуществления матричная подложка включает в себя множество структур выводов, размещенных в направлении, параллельном направлению продолжения матричной подложки, каждая из структур выводов включает в себя первую электропроводную структуру, множество структур выводов совместно используют единую общую вторую электропроводную структуру, и множество структур выводов совместно используют единую общую электропроводную полупроводниковую структуру; и сквозные отверстия расположены с обеих сторон каждой первой электропроводной структуры, и только одно сквозное отверстие расположено между любыми двумя смежными первыми электропроводными структурами, и сквозные отверстия проникают через второй изолирующий слой и первый изолирующий слой, в результате чего электропроводная полупроводниковая структура электрически соединена со второй электропроводной структурой через сквозные отверстия.

В некоторых вариантах осуществления вторая электропроводная структура включает в себя металл.

В некоторых вариантах осуществления электропроводная полупроводниковая структура включает в себя слой из электропроводного низкотемпературного поликристаллического кремния.

В некоторых вариантах осуществления первая электропроводная структура включает в себя металл.

В варианте осуществления настоящего раскрытия также обеспечено устройство отображения, включающее в себя описанную выше матричную подложку.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

Фиг. 1 - схематический вид сверху, показывающий структуру матричной подложки в соответствии с вариантом осуществления настоящего раскрытия;

Фиг. 2 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линия B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения в варианте осуществления настоящего раскрытия;

Фиг. 3 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линия B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения в варианте осуществления настоящего раскрытия;

Фиг. 4 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линия B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения в варианте осуществления настоящего раскрытия;

Фиг. 5 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линия B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения в варианте осуществления настоящего раскрытия;

Фиг. 6 показывает иллюстративное сечение матричной подложки, взятое вдоль линии B-B' на фиг. 1, в варианте осуществления настоящего раскрытия;

Фиг. 7 показывает иллюстративное сечение матричной подложки, взятое вдоль линии B-B' на фиг. 1, в варианте осуществления настоящего раскрытия; и

Фиг. 8 показывает иллюстративное сечение матричной подложки, взятое вдоль линии B-B' на фиг. 1, в варианте осуществления настоящего раскрытия.

ПОДРОБНОЕ ОПИСАНИЕ

Чтобы позволить специалистам в области техники лучше понять технические решения настоящего раскрытия, настоящее раскрытие будет описано подробно ниже со ссылкой на прилагаемые чертежи и конкретные варианты осуществления.

Если не определено иначе, предполагается, что технические или научные термины, использованные в настоящем раскрытии, имеют общие значения, понимаемые специалистами в области техники. Слова "первый", "второй" и сходные термины, используемые в настоящем раскрытии, не обозначают порядок, количество или важность и используются лишь для различения разных компонентов. Слово "содержащий", "содержит" и т.п. означает, что элемент, пункт, предшествующий слову, включает в себя элементы, пункты и их эквиваленты, которые появляются после слова, и не исключает другие элементы или пункты. Слова "выше", "ниже" и т.п. используются лишь для того, чтобы указать относительное позиционное соотношение, и когда абсолютное позиционное соотношение между описанными объектами изменяется, относительное позиционное соотношение также может измениться соответствующим образом.

Фиг. 1 является схематическим видом сверху, показывающим структуру матричной подложки в соответствии с вариантом осуществления настоящего раскрытия. Фиг. 2 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линии B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения. Фиг. 3 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линии B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения. Фиг. 4 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линии B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения. Фиг. 5 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линии B-B' на фиг. 1, и схематическое сечение соответствующего тонкопленочного транзистора в области отображения.

Как показано на фиг. 1-5, в варианте осуществления настоящего раскрытия обеспечена матричная подложка, включающая в себя основу 2 и по меньшей мере одну структуру 1 выводов, расположенную на основе 2. Структура 1 выводов включает в себя первую электропроводную структуру 11 и электропроводную полупроводниковую структуру 13, и ортогональная проекция электропроводной полупроводниковой структуры 13 на основу 2 по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры 11 на основе 2. В некоторых вариантах осуществления, как показано на фиг. 2-5, матричная подложка включает в себя множество структур 1 выводов.

Как показано на фиг. 1, матричная подложка включает в себя область 31 отображения и область 32 разветвления вне области отображения. В некоторых вариантах осуществления по меньшей мере одна структура 1 выводов расположена в области 32 разветвления матричной подложки. Электронные схемы в области 32 разветвления выполнены с возможностью соединять электронные схемы в области 31 отображения к контактным площадкам 34 через управляющую интегральную схему (IC) 30 и соединять электронные схемы в драйвере 33 затвора на матрице (GOA) к контактным площадкам 34.

Поскольку структура 1 выводов включает в себя электропроводную полупроводниковую структуру 13, и ортогональная проекция электропроводной полупроводниковой структуры 13 на основу 2 по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры 11 на основу 2, электропроводная полупроводниковая структура 13 и первая электропроводная структура 11 могут взаимодействовать друг с другом, чтобы сформировать плоский конденсатор. Другими словами, электропроводная полупроводниковая структура 13 может сформировать конденсатор с первой электропроводной структурой 11.

Емкость плоского конденсатора может быть определена следующим уравнением (1):

C=εS/4πkd (1)

где C - емкость плоского конденсатора, S - площадь наложения между двумя пластинами плоского конденсатора, d - расстояние между двумя пластинами плоского конденсатора, ε - относительная диэлектрическая постоянная между двумя пластинами плоского конденсатора, k - электростатическая константа, и π - отношение длины окружности к диаметру.

В соответствии с приведенным выше уравнением (1), что касается конденсатора, сформированного электропроводной полупроводниковой структурой 13 и первой электропроводной структурой 11, площадь наложения между электропроводной полупроводниковой структурой 13 и первой электропроводной структурой 11 может регулироваться, посредством изменения позиции и/или длины электропроводной полупроводниковой структуры 13, чтобы регулировать емкость конденсатора.

Емкостное реактивное сопротивление плоского конденсатора может быть определено следующим уравнением (2):

Xc=1/2πfC (2)

где Xc - емкостное реактивное сопротивление плоского конденсатора, π - отношение длины окружности к диаметру, f - частота переменного тока, приложенного к плоскому конденсатору, и C - емкость плоского конденсатора.

В соответствии с приведенным выше уравнением (2), что касается конденсатора, сформированного электропроводной полупроводниковой структурой 13 и первой электропроводной структурой 11, емкостное реактивное сопротивление конденсатора может регулироваться посредством изменения емкости конденсатора, чтобы регулировать импеданс первой электропроводной структуры 11 в качестве одной пластины конденсатора. Таким образом, в связи с приведенными выше уравнениями (1) и (2) импеданс первой электропроводной структуры 11 может регулироваться посредством регулировки позиции и/или длины электропроводной полупроводниковой структуры 13 во время изготовления матричной подложки. Таким образом, в случае, когда матричная подложка включает в себя множество первых электропроводных структур 11, импеданс каждой первой электропроводной структуры 11 может регулироваться посредством регулировки позиции и/или длины электропроводной полупроводниковой структуры 13, формирующей конденсатор с этой первой электропроводной структурой 11, во время изготовления матричной подложки таким образом, что соответствующие первые электропроводные структуры 11 имеют одинаковый или в значительной степени одинаковый импеданс. В этом случае, когда предполагается, что множество первых электропроводных структур 11 передают один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, гарантируется, что каждая из первых электропроводных структур 11 фактически выдает один и тот же или в значительной степени один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, и тем самым улучшается эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

Чтобы упростить процесс изготовления матричной подложки, в некоторых вариантах осуществления матричная подложка включает в себя тонкопленочный транзистор, расположенный на основе 2. В некоторых вариантах осуществления первая электропроводная структура 11 расположена в том же слое, что и затвор 22 тонкопленочного транзистора, и включает в себя такой же материал, как затвор 22 тонкопленочного транзистора. В некоторых вариантах осуществления первая электропроводная структура 11 расположена в том же слое, что и исток 23 и сток 24 тонкопленочного транзистора, и включает в себя такой же материал, как исток 23 и сток 24 тонкопленочного транзистора. В некоторых вариантах осуществления электропроводная полупроводниковая структура 13 расположена в том же слое, что и активный слой 21 тонкопленочного транзистора.

В некоторых вариантах осуществления, как показано на фиг. 2, когда первая электропроводная структура 11 расположена в том же слое, что и затвор 22 тонкопленочного транзистора, и электропроводная полупроводниковая структура 13 расположена в том же слое, что и активный слой 21 тонкопленочного транзистора, изолирующий слой 3 затвора расположен между затвором 22 тонкопленочного транзистора и активным слоем 21 тонкопленочного транзистора, и электропроводная полупроводниковая структура 13 расположена на стороне основы 2 рядом с изолирующим слоем затвора 3, в то время как первая электропроводная структура 11 расположена на стороне изолирующего слоя 3 затвора на отдалении от основы 2. В этом случае в некоторых вариантах осуществления, как показано в фиг. 2, межслойный изолирующий слой 4 расположен между истоком 23 и стоком 24 тонкопленочного транзистора и активным слоем 21 тонкопленочного транзистора, и исток 23 и сток 24 тонкопленочного транзистора расположены на стороне межслойного изолирующего слоя 4 на отдалении от основы 2. В этом случае, в некоторых вариантах осуществления, как показано на фиг. 2, исток 23 и сток 24 тонкопленочного транзистора расположены на стороне затвора 22 тонкопленочного транзистора на отдалении от основы 2, и межслойный изолирующий слой 4 расположен на стороне изолирующего слоя затвора 3 на отдалении от основы 2. Однако настоящее раскрытие не ограничено этим. Например, в некоторых вариантах осуществления, как показано на фиг. 3, затвор 22 тонкопленочного транзистора расположен на стороне истока 23 и стока 24 тонкопленочного транзистора на отдалении от основы 2, и изолирующий слой 3 затвора расположен на стороне межслойного изолирующего слоя 4 на отдалении от основы 2.

Таким образом, в соответствии с приведенными выше вариантами осуществления настоящего раскрытия электропроводная полупроводниковая структура 13 области разветвления расположена ниже первой электропроводной структуры 11, и импеданс первой электропроводной структуры 11 может регулироваться посредством изменения позиции электропроводной полупроводниковой структуры 13 ниже первой электропроводной структуры 11 и/или длины электропроводной полупроводниковой структуры 13, тем самым гарантируя, что разные первые электропроводные структуры 11 могут выдавать один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

В некоторых вариантах осуществления, как показано на фиг. 4, когда первая электропроводная структура 11 расположена в том же слое, что и исток 23 и сток 24 тонкопленочного транзистора, и электропроводная полупроводниковая структура 13 расположены в том же слое, что и активный слой 21 тонкопленочного транзистора, межслойный изолирующий слой 4 расположен между активным слоем 21 тонкопленочного транзистора и истоком 23 и стоком 24 тонкопленочного транзистора, и электропроводная полупроводниковая структура 13 расположена на стороне основы 2 рядом с межслойным изолирующим слоем 4, в то время как первая электропроводная структура 11 расположена на стороне межслойного изолирующего слоя 4 на отдалении от основы 2. В этом случае в некоторых вариантах осуществления, как показано на фиг. 4, изолирующий слой 3 затвора расположен между затвором 22 тонкопленочного транзистора и активным слоем 21 тонкопленочного транзистора, и затвор 22 тонкопленочного транзистора расположен на стороне изолирующего слоя 3 затвора на отдалении от основы 2. В этом случае в некоторых вариантах осуществления, как показано на фиг. 4, исток 23 и сток 24 тонкопленочного транзистора расположены на стороне затвора 22 тонкопленочного транзистора на отдалении от основы 2, и межслойный изолирующий слой 4 расположен на стороне изолирующего слоя 3 затвора на отдалении от основы 2. Однако настоящее раскрытие не ограничено этим. Например, в некоторых вариантах осуществления, как показано на фиг. 5, затвор 22 тонкопленочного транзистора расположен на стороне истока 23 и стока 24 тонкопленочного транзистора на отдалении от основы 2, и изолирующий слой 3 затвора расположен на стороне межслойного изолирующего слоя 4 на отдалении от основы 2.

Таким образом, в соответствии с приведенными выше вариантами осуществления настоящего раскрытия электропроводная полупроводниковая структура 13 расположена ниже первой электропроводной структуры 11, и импеданс первой электропроводной структуры 11 может регулироваться посредством изменения позиции электропроводной полупроводниковой структуры 13 ниже первой электропроводной структуры 11 и/или длины электропроводной полупроводниковой структуры 13, тем самым гарантируя, что разные первые электропроводные структуры 11 могут выдавать один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

В некоторых вариантах осуществления матричная подложка дополнительно включает в себя пассивирующий слой 6, который используется для защиты одного из изолирующего слоя 3 затвора и межслойного изолирующего слоя 4 на отдалении от основы 2, и пассивирующий слой 6 расположен на стороне на отдалении от основы 2 одного из изолирующего слоя 3 затвора и межслойного изолирующего слоя 4 на отдалении от основы 2.

Очевидно, что в некоторых вариантах осуществления позиции истока 23 и стока 24 тонкопленочного транзистора могут быть взаимно заменены.

В некоторых вариантах осуществления первая электропроводная структура 11 сформирована с помощью материала, содержащего металл. Металлические материалы имеют хорошую электрическую проводимость, которая может помочь регулировать импеданс первой электропроводной структуры 11 с использованием электропроводной полупроводниковой структуры 13. Однако настоящее раскрытие не ограничено этим. Первая электропроводная структура 11 может содержать любой материал, имеющий хорошую проводимость, которая может помочь регулировать импеданс первой электропроводной структуры 11 с использованием электропроводной полупроводниковой структуры 13.

В некоторых вариантах осуществления электропроводная полупроводниковая структура 13 может включать в себя слой из электропроводного низкотемпературного поликристаллического кремния. Однако настоящее раскрытие не ограничено этим. Таким образом, электропроводная полупроводниковая структура 13 настоящего раскрытия не ограничена слоем из электропроводного низкотемпературного поликристаллического кремния. В некоторых вариантах осуществления электропроводный низкотемпературный поликристаллический кремний может быть получен посредством добавления фосфора, бора и т.п. в низкотемпературный поликристаллический кремний. Однако настоящее раскрытие не ограничено этим. Таким образом, способ приготовления электропроводного низкотемпературного поликристаллического кремния не ограничен в настоящем документе.

Таким образом, в матричной подложке в соответствии с вариантами осуществления настоящего раскрытия электропроводная полупроводниковая структура 13 может быть расположена на основе 2 и может быть по меньшей мере частично накладываться на первую электропроводную структуру 11, в результате чего электропроводная полупроводниковая структура 13 и первая электропроводная структура 11 формируют конденсатор. В этом случае импеданс первой электропроводной структуры 11 может регулироваться посредством изменения позиции и/или длины электропроводной полупроводниковой структуры 13, тем самым гарантируя, что разные первые электропроводные структуры 11, передающие один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, имеют одинаковый импеданс, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

Фиг. 6 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линии B-B' на фиг. 1. Фиг. 7 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линии B-B' на фиг. 1. Фиг. 8 показывает иллюстративное сечение структуры выводов в области разветвления матричной подложки, взятое вдоль линии B-B' на фиг. 1.

Как показано на фиг. 6-8, в варианте осуществления настоящего раскрытия обеспечена матричная подложка, включающая в себя основу 2 и по меньшей мере одну структуру 1 выводов, расположенную на основе 2. Структура 1 выводов включает в себя первую электропроводную структуру 11, электропроводную полупроводниковую структуру 13 и вторую электропроводную структуру 12. Ортогональная проекция электропроводной полупроводниковой структуры 13 на основу 2 по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры 11 на основу 2, и ортогональная проекция второй электропроводной структуры 12 на основу 2 по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры 11 на основу 2. В некоторых вариантах осуществления, как показано на фиг. 6-8, матричная подложка включает в себя множество структур 1 выводов.

Поскольку матричная подложка включает в себя электропроводную полупроводниковую структуру 13 и вторую электропроводную структуру 12, и ортогональные проекции каждой из электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12 на основу 2 по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры 11 на основу 2, электропроводная полупроводниковая структура 13 может сформировать плоский конденсатор с первой электропроводной структурой 11, и вторая электропроводная структура 12 также может сформировать плоский конденсатор с первой электропроводной структурой 11. Другими словами, каждая из электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12 может сформировать конденсатор с первой электропроводной структурой 11. Таким образом, в соответствии с приведенными выше уравнениями (1) и (2) импеданс первой электропроводной структуры 11 может регулироваться посредством изменения позиции и/или длины электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12, тем самым гарантируя, что разные первые электропроводные структуры 11, передающие один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, имеют одинаковый импеданс, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия. Кроме того, как подробно описано ниже, поскольку каждая из электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12 формирует конденсатор с первой электропроводной структурой 11, конденсатор, сформированный электропроводной полупроводниковой структурой 13 и первой электропроводной структурой 11, и конденсатор, сформированный второй электропроводной структурой 12 и первой электропроводной структурой 11, могут быть соединены последовательно или параллельно. Таким образом, импеданс второй электропроводной структуры 12 может регулироваться посредством изменения позиции и/или длины электропроводной полупроводниковой структуры 13 и первой электропроводной структуры 11, тем самым гарантируя, что разные вторые электропроводные структуры 12, передающие один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, имеют одинаковый импеданс, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

В варианте осуществления настоящего раскрытия, как показано на фиг. 6-8, первая электропроводная структура 11 расположена между второй электропроводной структурой 12 и электропроводной полупроводниковой структурой 13 относительно основы 2.

Чтобы упростить процесс изготовления матричной подложки, в некоторых вариантах осуществления матричная подложка включает в себя тонкопленочный транзистор, расположенный на основе 2. В некоторых вариантах осуществления одна из первой электропроводной структуры 11 и второй электропроводной структуры 12 расположена в том же слое, что и затвор тонкопленочного транзистора, и включает в себя такой же материал, как затвор тонкопленочного транзистора, и другая из первой электропроводной структуры 11 и второй электропроводной структуры 12 расположена в том же слое, что и исток и сток тонкопленочного транзистора, и включает в себя такой же материал, как исток и сток тонкопленочного транзистора. В некоторых вариантах осуществления электропроводная полупроводниковая структура 13 расположена в том же слое, что и активный слой тонкопленочного транзистора. В этом случае в некоторых вариантах осуществления первый изолирующий слой расположен между первой электропроводной структурой 11 и электропроводной полупроводниковой структурой 13, второй изолирующий слой расположен между первой электропроводной структурой 11 и второй электропроводной структурой 12, первый изолирующий слой и второй изолирующий слой последовательно расположены на основе 2, электропроводная полупроводниковая структура 13 расположена на стороне основы 2 рядом с первым изолирующим слоем, первая электропроводная структура 11 расположена на стороне первого изолирующего слоя на отдалении от основы 2, и вторая электропроводная структура 12 расположена на стороне второго изолирующего слоя на отдалении от основы 2.

В частности, позиции первой электропроводной структуры 11, второй электропроводной структуры 12 и электропроводной полупроводниковой структуры 13 подробно описаны ниже для случая, в котором первая электропроводная структура 11 расположена в том же слое, что и затвор тонкопленочного транзистора, вторая электропроводная структура 12 расположена в том же слое, что и исток и сток тонкопленочного транзистора, и электропроводная полупроводниковая структура 13 расположена в том же слое, что и активный слой тонкопленочного транзистора. Однако настоящее раскрытие не ограничено этим. Например, в некоторых вариантах осуществления, сходных с вариантом осуществления, показанным на фиг. 5, первая электропроводная структура 11 расположена в том же слое, что и исток и сток тонкопленочного транзистора, вторая электропроводная структура 12 расположена в том же слое, что и затвор тонкопленочного транзистора, и электропроводная полупроводниковая структура 13 расположена в том же слое, что и активный слой тонкопленочного транзистора.

Как показано на фиг. 6, аналогично варианту осуществления, показанному на фиг. 3, в случае, в котором первая электропроводная структура 11 расположена в том же слое, что и затвор тонкопленочного транзистора, вторая электропроводная структура 12, расположены в том же слое, что и исток и сток тонкопленочного транзистора, и электропроводная полупроводниковая структура 13 расположена в том же слое, что и активный слой тонкопленочного транзистора, изолирующий слой 3 затвора (соответствующий первому изолирующему слою) расположен между затвором и активным слоем тонкопленочного транзистора, межслойный изолирующий слой 4 (соответствующий второму изолирующему слою) расположен между затвором тонкопленочного транзистора и истоком и стоком тонкопленочного транзистора, изолирующий слой 3 затвора и межслойный изолирующий слой 4 последовательно расположены на основе 2, и электропроводная полупроводниковая структура 13 расположена на стороне основы 2 рядом с изолирующим слоем 3 затвора, первая электропроводная структура 11 расположена на стороне изолирующего слоя 3 затвора на отдалении от основы 2, и вторая электропроводная структура 12 расположена на стороне межслойного изолирующего слоя 4 на отдалении от основы 2.

Таким образом, в матричной подложке в соответствии с вариантами осуществления настоящего раскрытия вторая электропроводная структура 12 расположена выше первой электропроводной структуры 11, и электропроводная полупроводниковая структура 13 расположена ниже первой электропроводной структуры 11. Таким образом, когда требуется регулировать импеданс первой электропроводной структуры 11, импеданс первой электропроводной структуры 11 может регулироваться посредством регулировки позиции и/или длины второй электропроводной структуры 12, расположенной выше первой электропроводной структуры 11, и регулировки позиции и/или длины электропроводной полупроводниковой структуры 13, расположенной ниже первой электропроводной структуры 11, во время изготовления матричной подложки, тем самым гарантируя, что разные первые электропроводные структуры 11 могут выдавать один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия. Кроме того, в варианте осуществления, показанном на фиг. 6, поскольку конденсатор, сформированный электропроводной полупроводниковой структурой 13 и первой электропроводной структурой 11, и конденсатор, сформированный второй электропроводной структурой 12 и первой электропроводной структурой 11, соединены последовательно, емкостное реактивное сопротивление обоих конденсаторов может регулироваться посредством регулировки позиции и/или длины электропроводной полупроводниковой структуры 13 и первой электропроводной структуры 11, соответственно, чтобы отрегулировать импеданс второй электропроводной структуры 12, тем самым гарантируя, что разные вторые электропроводные структуры 12, передающие один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, имеют одинаковый импеданс, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

В вариантах осуществления настоящего раскрытия первая электропроводная структура 11 и вторая электропроводная структура 12 выполнены с возможностью передавать сигналы данных, сигналы затворной шины или сигналы таймера. Однако настоящее раскрытие не ограничено этим, и первая электропроводная структура 11 или вторая электропроводная структура 12 также могут быть выполнены с возможностью передавать другие сигналы.

В некоторых вариантах осуществления матричная подложка включает в себя множество структур 1 выводов, размещенных в направлении, параллельном направлению продолжения матричной подложки. Каждая из структур 1 выводов включает в себя первую электропроводную структуру 11, на обеих сторонах которой расположены сквозные отверстия 5. Сквозные отверстия 5 проникают через первый изолирующий слой и второй изолирующий слой таким образом, что электропроводная полупроводниковая структура 13 соединена со второй электропроводной структурой 12 через сквозные отверстия 5.

В некоторых вариантах осуществления, как показано на фиг. 7, матричная подложка включает в себя множество структур 1 выводов, размещенных в направлении, параллельном направлению продолжения матричной подложки. Каждая из структур 1 выводов включает в себя первую электропроводную структуру 11, вторую электропроводную структуру 12 и электропроводную полупроводниковую структуру 13. В этом случае в каждой из структур 1 выводов сквозные отверстия 5 расположены с обеих сторон первой электропроводной структуры 11 структур 1 выводов, то есть каждая первая электропроводная структура 11 соответствует двум сквозным отверстиям 5, которые проникают через изолирующий слой 3 затвора и межслойный изолирующий слой 4 таким образом, что вторая электропроводная структура 12 электрически соединена с электропроводной полупроводниковой структурой 13 через эти два сквозных отверстия 5, чтобы сформировать закрытое кольцо, окружающее первую электропроводную структуру 11, посредством второй электропроводной структуры 12 и электропроводной полупроводниковой структуры 13. В этом случае в соответствии с принципом электростатического экранирования закрытое кольцо может изолировать первую электропроводную структуру 11 снаружи таким образом, что первая электропроводная структура 11 предохранена от повреждений внешнего статического электричества, и срок службы матричной подложки в соответствии с вариантами осуществления настоящего раскрытия продлевается.

В некоторых вариантах осуществления, как показано на фиг. 8, матричная подложка включает в себя множество структур 1 выводов, размещенных в направлении, параллельном направлению продолжения матричной подложки. Каждая из структур выводов включает в себя первую электропроводную структуру 11, множество структур 1 выводов совместно используют единую общую вторую электропроводную структуру 12, и множество структур 1 выводов совместно используют единую общую электропроводную полупроводниковую структуру 13. В этом случае сквозные отверстия 5 расположены с обеих сторон каждой первой электропроводной структуры 11, и только одно сквозное отверстие 5 расположено между любыми двумя смежными первыми электропроводными структурами 11. Такое размещение множества структур 1 выводов может увеличить площадь каждого закрытого кольца, чтобы дополнительно гарантировать, что первая электропроводная структура 11 предохранена от повреждений внешнего статического электричества, и срок службы матричной подложки в соответствии с вариантами осуществления настоящего раскрытия продлевается.

Кроме того, в вариантах осуществления, показанных на фиг. 7 и 8, поскольку конденсатор, сформированный электропроводной полупроводниковой структурой 13 и первой электропроводной структурой 11, и конденсатор, сформированный второй электропроводной структурой 12 и первой электропроводной структурой 11, соединены параллельно, емкостное реактивное сопротивление обоих конденсаторов может регулироваться посредством регулировки позиции и/или длины электропроводной полупроводниковой структуры 13 и первой электропроводной структуры 11, соответственно, чтобы отрегулировать импеданс второй электропроводной структуры 12, тем самым гарантируя, что разные вторые электропроводные структуры 12, передающие один и тот же сигнал данных, сигнал затворной шины или сигнала таймера, имеют одинаковый импеданс, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

В некоторых вариантах осуществления первая электропроводная структура 11 и вторая электропроводная структура 12 сформированы с помощью материала, содержащего металл. Металлические материалы имеют хорошую электрическую проводимость, которая может помочь регулировать импеданс первой электропроводной структуры 11 с использованием электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12 и регулировать импеданс второй электропроводной структуры 12 с использованием электропроводной полупроводниковой структуры 13 и первой электропроводной структуры 11. Однако настоящее раскрытие не ограничено этим. Материал, формирующий первую электропроводную структуру 11, может включать в себя любой материал, имеющий хорошую проводимость, которая может помочь регулировать импеданс первой электропроводной структуры 11 с использованием электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12, и материал, формирующий вторую электропроводную структуру 12, может включать в себя любой материал, имеющий хорошую проводимость, которая может помочь регулировать импеданс второй электропроводной структуры 12 с использованием электропроводной полупроводниковой структуры 13 и первой электропроводной структуры 11.

В некоторых вариантах осуществления электропроводная полупроводниковая структура 13 может включать в себя слой из электропроводного низкотемпературного поликристаллического кремния. Однако настоящее раскрытие не ограничено этим. Таким образом, электропроводная полупроводниковая структура 13 настоящего раскрытия не ограничена слоем из электропроводного низкотемпературного поликристаллического кремния. В некоторых вариантах осуществления электропроводный низкотемпературный поликристаллический кремний может быть получен посредством добавления фосфора, бора и т.п. в низкотемпературный поликристаллический кремний. Однако настоящее раскрытие не ограничено этим. Таким образом, способ приготовления электропроводного низкотемпературного поликристаллического кремния не ограничен в настоящем документе.

Таким образом, в матричной подложке, обеспеченной в вариантах осуществления настоящего раскрытия, электропроводная полупроводниковая структура 13, первая электропроводная структура 11 и вторая электропроводная структура 12 могут быть расположены последовательно на основе 2, и каждая из электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12 может по меньшей мере частично накладываться на первую электропроводную структуру 11, в результате чего каждая из электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12 формирует конденсатор с первой электропроводной структурой 11. В этом случае импеданс первой электропроводной структуры 11 может регулироваться посредством изменения позиции и/или длины электропроводной полупроводниковой структуры 13 и второй электропроводной структуры 12, тем самым гарантируя, что разные первые электропроводные структуры 11, передающие один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, имеют одинаковый импеданс, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия. Кроме того, импеданс второй электропроводной структуры 12 может регулироваться посредством изменения позиции и/или длины электропроводной полупроводниковой структуры 13 и первой электропроводной структуры 11, тем самым гарантируя, что разные вторые электропроводные структуры 12, передающие один и тот же сигнал данных, сигнал затворной шины или сигнал таймера, имеют одинаковый импеданс, и улучшая эффект отображения дисплея, включающего в себя матричную подложку в соответствии с вариантами осуществления настоящего раскрытия.

В варианте осуществления настоящего раскрытия также обеспечено устройство отображения, включающее в себя матричную подложку в соответствии с любым из вариантов осуществления, раскрытых в настоящем документе. Изображения, отображаемые устройством отображения в соответствии с вариантом осуществления настоящего раскрытия, имеют хороший эффект отображения, поскольку в устройство отображения включена матричная подложка в соответствии с вариантами осуществления настоящего раскрытия.

Устройство отображения может включать в себя: жидкокристаллическую панель, электронную бумагу, мобильный телефон, планшет, телевизор, монитор, ноутбук, цифровой альбом, навигатор или любой другой продукт или компонент, имеющий функцию отображения.

Очевидно, что приведенные выше варианты осуществления являются лишь иллюстративными вариантами осуществления в целях иллюстрации принципа раскрытия, и раскрытие не ограничено ими. Различные модификации и улучшения могут быть сделаны специалистами в области техники без отступления от духа и сущности раскрытия. В соответствии с этим все модификации и улучшения также попадают в объем защиты раскрытия.

Изобретение относится к области технологий отображения. Матричная подложка содержит область отображения и область разветвления, причем матричная подложка содержит основу и по меньшей мере одну структуру выводов, расположенную на основе в области разветвления, структура выводов содержит первую электропроводную структуру и электропроводную полупроводниковую структуру, и ортогональная проекция электропроводной полупроводниковой структуры на основу по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры на основу. Структура выводов дополнительно содержит вторую электропроводную структуру, первый изолирующий слой расположен между электропроводной полупроводниковой структурой и первой электропроводной структурой в направлении, перпендикулярном основе, и второй изолирующий слой расположен между первой электропроводной структурой и второй электропроводной структурой в направлении, перпендикулярном основе. Изобретение обеспечивает повышение качества отображения. 2 н. и 20 з.п. ф-лы, 8 ил.

1. Матричная подложка, содержащая область отображения и область разветвления, причем матричная подложка содержит основу и по меньшей мере одну структуру выводов, расположенную на основе в области разветвления, структура выводов содержит первую электропроводную структуру и электропроводную полупроводниковую структуру, и ортогональная проекция электропроводной полупроводниковой структуры на основу по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры на основу,

при этом структура выводов дополнительно содержит вторую электропроводную структуру,

при этом первый изолирующий слой расположен между электропроводной полупроводниковой структурой и первой электропроводной структурой в направлении, перпендикулярном основе, и

при этом второй изолирующий слой расположен между первой электропроводной структурой и второй электропроводной структурой в направлении, перпендикулярном основе.

2. Матричная подложка по п. 1, дополнительно содержащая тонкопленочный транзистор, расположенный на основе в области отображения,

причем первая электропроводная структура расположена в том же слое, что и затвор тонкопленочного транзистора, и содержит такой же материал, как затвор тонкопленочного транзистора.

3. Матричная подложка по п. 2, в которой

электропроводная полупроводниковая структура расположена в том же слое, что и активный слой тонкопленочного транзистора;

изолирующий слой затвора расположен между затвором тонкопленочного транзистора и активным слоем тонкопленочного транзистора; и

электропроводная полупроводниковая структура расположена на стороне основы, ближней к изолирующему слою затвора, и первая электропроводная структура расположена на стороне изолирующего слоя затвора, отдаленной от основы.

4. Матричная подложка по п. 3, в которой

межслойный изолирующий слой расположен между истоком и стоком тонкопленочного транзистора и активным слоем тонкопленочного транзистора, и исток и сток тонкопленочного транзистора расположены на стороне межслойного изолирующего слоя, отдаленной от основы.

5. Матричная подложка по п. 4, в которой

исток и сток тонкопленочного транзистора расположены на стороне затвора тонкопленочного транзистора, отдаленной от основы, и межслойный изолирующий слой расположен на стороне изолирующего слоя затвора, отдаленной от основы.

6. Матричная подложка по п. 4, в которой

затвор тонкопленочного транзистора расположен на стороне истока и стока тонкопленочного транзистора, отдаленной от основы, и изолирующий слой затвора расположен на стороне межслойного изолирующего слоя, отдаленной от основы.

7. Матричная подложка по п. 1, дополнительно содержащая тонкопленочный транзистор, расположенный на основе;

причем первая электропроводная структура расположена в том же слое, что и исток и сток тонкопленочного транзистора, и содержит такой же материал, как исток и сток тонкопленочного транзистора.

8. Матричная подложка по п. 7, в которой

электропроводная полупроводниковая структура расположена в том же слое, что и активный слой тонкопленочного транзистора;

межслойный изолирующий слой расположен между истоком и стоком тонкопленочного транзистора и активным слоем тонкопленочного транзистора; и

электропроводная полупроводниковая структура расположена на стороне основы, ближней к межслойному изолирующему слою, и первая электропроводная структура расположена на стороне межслойного изолирующего слоя, отдаленной от основы.

9. Матричная подложка по п. 8, в которой

изолирующий слой затвора расположен между затвором тонкопленочного транзистора и активным слоем тонкопленочного транзистора, и затвор тонкопленочного транзистора расположен на стороне изолирующего слоя затвора, отдаленной от основы.

10. Матричная подложка по п. 9, в которой

исток и сток тонкопленочного транзистора расположены на стороне затвора тонкопленочного транзистора, отдаленной от основы, и межслойный изолирующий слой расположен на стороне изолирующего слоя затвора, отдаленной от основы.

11. Матричная подложка по п. 9, в которой

затвор тонкопленочного транзистора расположен на стороне истока и стока тонкопленочного транзистора, отдаленной от основы, и изолирующий слой затвора расположен на стороне межслойного изолирующего слоя, отдаленной от основы.

12. Матричная подложка по п. 1, в которой ортогональная проекция второй электропроводной структуры на основу по меньшей мере частично накладывается на ортогональную проекцию первой электропроводной структуры на основу.

13. Матричная подложка по п. 12, в которой первая электропроводная структура расположена между второй электропроводной структурой и электропроводной полупроводниковой структурой относительно основы.

14. Матричная подложка по п. 13, причем матричная подложка содержит тонкопленочный транзистор, расположенный на основе;

причем одна из первой электропроводной структуры и второй электропроводной структуры расположена в том же слое, что и затвор тонкопленочного транзистора, и содержит такой же материал, как затвор тонкопленочного транзистора, и другая из первой электропроводной структуры и второй электропроводной структуры расположена в том же слое, что и исток и сток тонкопленочного транзистора, и содержит такой же материал, как исток и сток тонкопленочного транзистора.

15. Матричная подложка по п. 14, в которой электропроводная полупроводниковая структура расположена в том же слое, что и активный слой тонкопленочного транзистора.

16. Матричная подложка по п. 15, в которой первый изолирующий слой и второй изолирующий слой последовательно расположены на основе; и

электропроводная полупроводниковая структура расположена на стороне основы, ближней к первому изолирующему слою, первая электропроводная структура расположена на стороне первого изолирующего слоя, отдаленной от основы, и вторая электропроводная структура расположена на стороне второго изолирующего слоя, отдаленной от основы.

17. Матричная подложка по п. 16, причем матричная подложка содержит множество структур выводов, размещенных в направлении, параллельном направлению продолжения матричной подложки, и каждая из множества структур выводов содержит первую электропроводную структуру, вторую электропроводную структуру и электропроводную полупроводниковую структуру; и

в структуре выводов сквозные отверстия расположены с обеих сторон первой электропроводной структуры, и сквозные отверстия проникают через второй изолирующий слой и первый изолирующий слой, в результате чего электропроводная полупроводниковая структура электрически соединена со второй электропроводной структурой через сквозные отверстия.

18. Матричная подложка по п. 16, в которой матричная подложка содержит множество структур выводов, размещенных в направлении, параллельном направлению продолжения матричной подложки, каждая из структур выводов содержит первую электропроводную структуру, множество структур выводов совместно используют единую общую вторую электропроводную структуру, и множество структур выводов совместно используют единую общую электропроводную полупроводниковую структуру; и

сквозные отверстия расположены с обеих сторон первой электропроводной структуры, и только одно сквозное отверстие расположено между любыми двумя смежными первыми электропроводными структурами, и сквозные отверстия проникают через второй изолирующий слой и первый изолирующий слой, в результате чего электропроводная полупроводниковая структура электрически соединена со второй электропроводной структурой через сквозные отверстия.

19. Матричная подложка по п. 12, в которой вторая электропроводная структура содержит металл.

20. Матричная подложка по п. 1, в которой электропроводная полупроводниковая структура содержит слой из электропроводного низкотемпературного поликристаллического кремния.

21. Матричная подложка по п. 1, в которой первая электропроводная структура содержит металл.

22. Устройство отображения, содержащее матричную подложку по любому из пп. 1-21.