Изобретение относится к области полупроводниковых приборов, в частности, к элементам высокоскоростной динамической памяти (ОЗУ) на основе полевого транзистора с индуцированным каналом и последовательно включенным конденсатором - накопителем заряда для считывания логической «единицы» - «1» и логического «нуля» - «0» в виде бит-информации.
Предлагаемая конструкция трехканальной ячейки ОЗУ - по международной классификации DRAM (Dynamic random-access memory) предназначена для создания вычислительных систем - связующих звеньев между накопителем и кэш-памятью процессора, применяемых в смартфонах, планшетах, ноутбуках, компьютерах или даже в смарт-часах и других цифровых и цифро-аналоговых системах.
Как правило, ячейка DRAM выполнена на кремнии с созданием матрицы, подобной шахматной доске, с произвольной выборкой (доступом) к каждой ячейке памяти.
MOSFET транзистор выполняет роль открытого - закрытого ключа, т.е. когда он открыт - происходит зарядка конденсатора, когда закрыт - идет удержание заряда на конденсаторе, когда в зарядной ячейке появляется сигнал - происходит «обнуление» заряда на конденсаторе.
Общий схемотехнический вид DRAM ячейки показан на Фиг. 1. Технологическая структура элементарной DRAM - ячейки показана на Фиг. 2.
Технологический прогресс технологических структур элементарных ячеек DRAM памяти показан на Фиг. 3
Запись «1» ↔ «0» производится через электрод затвора G (шина слов) и истока S MOSFET (разрядную шину).
Процесс записи и считывания происходит при высоком уровне напряжения, подаваемого на бит-энергошину. Естественно, что напряжение между истоком и затвором должно быть выше порогового напряжения (Uп) в МОП - структуре затвора, приводящего к инверсии проводимости n-канального MOSFET на базовой p-типа подложке. Концентрации акцепторов под МОП-затвором и толщина подзатворного диэлектрика (как правило - SiO2) подбирается таким образом, чтобы Uп имело значение как минимум меньше +3,0 вольт, иначе резко возрастают энергетические потери на DRAM ОЗУ системах.
При хранении логический «1» за счет токов утечки в подложку накопительный конденсатор постепенно разряжается через базовую p-типа подложку. Поэтому в схеме динамического ОЗУ предусмотрена возможность периодической подзарядки емкости с периодом ~ в несколько микросекунд, что является негативной функцией современных ОЗУ вследствие влияния регенерации заряда на тактовую частоту ОЗУ-системы. Кроме того, с позиции производительности памяти вводится понятие - тайминг памяти, т.е. числовые значения времен, требуемые на чтение первого бита памяти, когда строка считывания (шина считывания) активная или неактивная и плюс время на чтение первого бита из памяти - когда активна другая строка.
Очевидно, что чем выше быстродействие элементарной DRAM ячейки, тем меньше временных потерь на таймингах. По этой причине пропускная способность современных ОЗУ ограничивается несколькими десятками Гигабит/сек.
Подчеркнем, что в производстве современной ОЗУ памяти применяются значения дрейфовой длины инверсионного канала MOSFET 65, 50, 40 нанометров, хотя известно, что ведутся разработки с длиной канала вблизи 10 нанометров, как у CMOS современных процессоров, но здесь вступают в силу ограничения в соотношении: величина емкости: время записи/считывания: уровень паразитных утечек: потери на регенерации заряда.
В связи с вышеизложенным для повышения быстродействия ОЗУ, снижения энергопотерь необходимы новые конструкции, технологическое исполнение ячейки DRAM и новые материалы с более высокими значениями подвижности электронов в индуцированном канале MOSFET, и в то же время эти материалы должны обладать совершенной кристаллографией, какой обладает сегодня кристаллическая решетка кремния.
Исходя из анализа отечественных и зарубежных источников информации, ближайшим конструктивным исполнением и физическим принципом являются аналоги, описанные в источниках [1], [2], [3] которые взяты за прототипы, в частности, конструктивно-технологическое исполнение по патенту [3], что показано на Фиг. 2, поскольку такой вариант конструкции ячейки DRAM с самосовмещением области стока MOSFET и зарядного конденсатора (в шине считывания логических «1» и «0») - наиболее компактен и дешев в сравнении, к примеру, c “Trench” конструкцией зарядной емкости, последовательно расположенной рядом с MOSFET ключом.
Указанное решения, несмотря на ультравысокую плотность ячейки ОЗУ памяти, тем не менее требует дополнительных, принципиально новых решений, связанных в первую очередь с решением более емкого емкостного накопителя - логической «1» и, естественно, исключительно низких значений τ = RC, т.е. с ростом емкости должно быть резкое снижение «зарядного» сопротивления R индуцированного канала MOSFET.
На кремнии реализовать одновременно сверхнизкое сопротивление канала и в то же время добиться достаточно приемлемого значения зарядной «логической» емкости на базе стандартной классической технологии с использованием SiO2 - очень сложно, даже при переходе дрейфовых длин канала ниже 28 или 14 нанометров. Исходя из базовой формулы зонной дрейфовой проводимости в полупроводниках σ=qnμ, где q - заряд электронов, n - концентрация электронов в дрейфовом канале (в Si - в индуцированном канале MOSFET), μ - подвижность электронов, приходим к выводу, что нужно применение нового для DRAM кристалла с более высоким значением μn - хотя бы на полпорядка.
Недостатки указанного решения, несмотря на ультравысокую плотность ячейки ОЗУ памяти, заключаются в необходимости дополнительных, принципиально новых решений, связанных в первую очередь с решением более емкого емкостного накопителя - логической «1» и, естественно, исключительно низких значений τ = RC, т.е. с ростом емкости должно быть резкое снижение «зарядного» сопротивления R индуцированного канала MOSFET.
Техническая проблема, решаемая заявленным изобретением, заключается в повышении эффективности памяти ОЗУ.
Технические результаты заключаются в следующем:
- Выбор нового, совершенного по кристаллографической структуре материала с более высоким значением подвижности электронов μn (см2/В⋅сек);
- Увеличение электропрочности ячейки DRAM при наноразмерности MOSFET транзистора;
- Повышение удельной диэлектрической проницаемости диэлектрика при конструктивном исполнении зарядной емкости (HfO2 - стр. 9);
- Снижение паразитных утечек заряда с целью снижения циклов регенерации заряда (3а счет запорной/блокирующей емкости i - изолятора);
- Снижение времени произвольной выборки при считывании логической «1» и «0» (таймингов) (терагерцовые частоты);
- Увеличение плотности ячеек в единичном системном ОЗУ на одном чипе;
- Повышение рабочей температуры ячеек ОЗУ и системы в целом.
Указанные технические результаты достигаются в ячейке памяти оперативного запоминающего устройства (ОЗУ), содержащей n-канальный МОП-транзистор, выполненный на подложке, и зарядный конденсатор, соединенные с разрядной, адресной и считывающей шинами ОЗУ, при этом указанный n-канальный МОП-транзистор выполнен в виде мультиканальный n-типа проводимости МОП-транзистора на i-GaAs изолирующей подложке; в указанной i-GaAs изолирующей подложке выполнены истоковая n+ - типа проводимости эпитаксиальную гетерообласть на основе AlGaAs или InGaP, эпитаксиальный высокоомный n+ - типа проводимости GaAs слой и гетерослой стока на основе AlGaAs или InGaP n+ - типа проводимости; при этом на поверхности истоковой n+ - типа проводимости эпитаксиальной гетерообласти выполнен n+ - типа проводимости нанослой GaAs, на котором выполнен омический контакт, подключенный к разрядной шине; на поверхности упомянутого гетерослоя стока выполнены n+ - типа проводимости эпитаксиальный нанослой GaAs, омический контакт, нанослой платины Pt, атомно-слоевой диэлектрический слой диэлектрика зарядной емкости с высоким значением диэлектрической проницаемости, последовательно нанесенный нанослой платины Pt и омический контакт, подключенный к адресной шине; на поверхности упомянутой эпитаксиальный высокоомного слоя выполнены подзатворный диэлектрический нанослой и омический контакт, подключенный к шине считывания.
Заявленное изобретение поясняется на графических материалах, где на Фиг. 1 - DRAM ячейка ОЗУ (RAM), на Фиг. 2 - технологическая структура элементарной ячейки DRAM (ОЗУ), на Фиг 3 - Технологическая структура элементарной ячейки DRAM, на Фиг. 4 - Ячейка DRAM на подложке i-GaAs в режиме равновесия, на Фиг. 5 - Каналы проводимости, эпюры токов (в виде стрелок) зардки/разрядки конденсатора в ячейке ОЗУ, на Фиг. 6 - Эквивалентная схема трехканального МОП GaAs транзистора в активном режиме; в режиме заряда/разряда логической емкости ОЗУ ячейки, где G - затвор; S - исток; D - сток.
Таким образом, при известности из прототипа выполнения кремниевой ячейки ОЗУ (DRAM), содержащей запоминающий зарядный конденсатор, адресную (словарную) и общую разрядную бит-шины и n-канальный МОП - транзистор, принципиально новым является то, что:
• МОП - транзистор выполняется на основе арсенида галлия GaAs и гетероструктур на его основе (AlGaAs или InGaP), выполненных на жидкофазной i-GaAs сверхвысокоомной, с изоляционными свойствами области;
• Конструкция зарядной емкости выполняется на основе Me-диэлектрик-Me методом ALD (Atomic Layer Deposition), когда ALD диэлектрик имеет более высокое (на полтора порядка и более) значение диэлектрической проницаемости;
• Дрейфовый канал создается на основе высокоомного нанослоя n- - типа GaAs с встроенной областью пространственного заряда (ОПЗ), расположенного под МОП - структурой на поверхности i-GaAs диэлектрика;
• Исток и сток МОП - транзистора выполнены на основе гетероструктур AlGaAs или InGaP с подслоем n+- GaAs на поверхности гетерослоев, контактирующих с i-областью GaAs подложки с шириной запрещенной зоны более чем 0,35 эВ выше чем у GaAs;
• Рабочие температуры эксплуатации новых ячеек ОЗУ на основе GaAs и гетероструктур по сравнению с кремниевыми - удваиваются.
Сущность предполагаемого изобретения показана на Фиг. 4, где приводится структура полевого МОП - транзистора с изолированным затвором и зарядной емкостью элементарной ячейки ОЗУ, содержащего:
• i-GaAs подложку 1;
• Эпитаксиальный высокоомный n- - типа проводимости GaAs слой 2;
• Подзатворный диэлектрический нанослой 3 на поверхности n- - GaAs слоя;
• Истоковую n+ - типа проводимости эпитаксиальную гетерообласть 4 на основе AlGaAs или InGaP, выполненную на i-GaAs подложке;
• n+ - типа проводимости нанослой GaAs 5 на поверхности гетерослоя истока;
• Гетерослой стока 6 на основе AlGaAs или InGaP n+ - типа проводимости на основе i-GaAs подложки;
• n+ - типа проводимости эпитаксиальный нанослой GaAs 7, выполненный на поверхности стокового гетерослоя;
• Нанослой платины Pt 8 - обкладки зарядной емкости на поверхности n+- GaAs/AlGaAs стоковой области;
• Атомно-слоевой диэлектрический слой 9 диэлектрика зарядной емкости с высоким значением диэлектрической проницаемости;
• Последовательно нанесенный нанослой платины Pt 10 на поверхности диэлектрика зарядной емкости;
• Омические контакты к истоку 11, затвору 12, к n+ - GaAs стоку 13, к обкладке конденсатора с подслоем Pt-14.
Ячейка ОЗУ памяти работает следующим образом:
При наличии потенциала на общей разрядной бит-шине на шину слов (адресную шину) поступает положительный потенциал с значением напряжения значительно выше порогового напряжения, при котором начинает формироваться инверсный n+- электронный канал, при котором происходит формирование проводящего канала между гетероистоком и гетеростоком. Наличие n+-гетерослоев связано с наличием блокирующего ток утечки обедненного слоя межу истоком и стоком в виде области пространственного заряда - ОПЗ, вследствие чего проводящий канал в случае GaAs n+-областей был бы только в виде n+ - индукционного канала, который бы снижал эффективность проводимости канала исток-сток, обеспечивающего накопление заряда в логической емкости, который в упрощенном виде описывается формулой Q = СU, где С - значение зарядной емкости, а U - напряжение (потенциал на емкости), максимальное значение U соответствует логической единице, т.е. U = Q/C. При этом постоянная заряда логической емкости: τ = RC, где R = RDSon, т.е. сопротивление канала МОП - транзистора в открытом состоянии. Очевидно, что τ имеет минимальное значение в случае R → 0. Следовательно, необходимо резко снижать сопротивление канала сток-исток МОП - транзистора. Также необходимо понимать, что важно минимизировать взаимосвязанные значения емкости (С) и заряда (Q) на емкости. Минимизировать ниже фемтофарад вряд ли получится вследствие квантово-механических ограничений (к примеру, - «слив заряда» с зарядовой емкости вследствие туннелирования накопленного заряда и других эффектов), а также из-за литографических ограничений или резкого снижения уровня лавинного пробоя МОП-транзистора или зарядной емкости, где εε0 - диэлектрическая проницаемость межобкладочного (между Pt электродами) диэлектрика, а S - площадь омических контактов (в данном случае Pt) зарядной емкости.
Отсюда подчеркиваем три важнейших вопроса, которые решаются в предлагаемом изобретении, это:
1) Минимизация зарядной емкости;
2) Минимизация сопротивления исток-сток для зарядного процесса и создания логической единицы или в режиме стирания логической единицы;
3) Повышение эффективности «запирания» заряда на емкости, т.е. увеличение времени хранения заряда (логической «1») в зарядной емкости.
При создании электронного индуцированного n+-канала под затворным нанослоевым диэлектриком, кстати, с достаточно низким значением диэлектрической проницаемости, например, на основе известных материалов Si3N4 или Al2O3, или AlN, имеющих высочайшую электропрочность, а также с довольно большой шириной запрещенной энергетической зоны (Eg ≥ 5,0 эВ для Si3N4 и AlN и более 7,0 эВ для Al2O3), хотя можно также использовать и нанослой SiO2 (~ 8 эВ) с наноподслоем Al2O3.
Добавим, что подзатворный диэлектрик должен содержать под электрическим (омическим) контактом МОП - структуры - диэлектрик с высоким значением ε с целью «слива» электронов в такие нанослои диэлектриков, как Si3N4 или Al2O3, или AlN, или SiO2, что является следствием Максвелловского сшивания ε1ε0E1 = ε2ε0E2, где E1 и E2 - электрически сопряженные поля на гетеропереходах на основе диэлектриков и полупроводниковой подложкой (в нашем случае - n- - эпитаксиальным слоем GaAs).
Данное решение благоприятно повлияет на подавление положительного паразитного встроенного + Qss заряда на границе раздела диэлектрик - полупроводник и, следовательно, резко снизит уровень «утечки» разрядного тока емкости через сток-исток.
Стекание заряда из логической емкости ограничивается практически диэлектрической i-GaAs областью, а также n- - слоем с ОПЗ (эффект ограничения областью ОПЗ успешно используется, к примеру, в конструкциях JFET или MESFET).
Но одной из важнейших функций n- - слоя GaAs является его корпоративное участие в создании хорошо проводящего канала активно - включенном режиме.
В момент включения МОП - транзистора в проводящее состояние через последовательную цепочку емкостей МОП - емкость → емкость обедненного слоя в n- - области создаются условия:
Qобщ. = QМОП + Q n- ОПЗ, следовательно, Cобщ.⋅Uобщ. + С n- ОПЗ ⋅U n- ОПЗ
С учетом того, что на 2-х последовательных емкостях формируется последовательная полярность: -
на МОП - структуре, где
- это заряд индивидуального заряда и
-
на границе емкости n- - слоя с i-слоем, где
- это второй индукционный канал, как и под затвором, и он создается на границе раздела
n- - и i- слоев GaAs, причем в нем подвижность электронов - почти предельная, т.е. по экспериментальным результатам около 7600 см2/В сек.
Два канала шунтируют ОПЗ область n- - слоя GaAs и способствуют снижению барьерного потенциала ОПЗ в n- - области и приведет к эффекту инжекции электронов в изотипном униполярном n+ - ni - гетеропереходе, т.е. создается инжекционный Шокли - гетеропереход с ВАХ, во многом схожей с p-n переходом. Поскольку разница ширины запрещенных зон AlGaAs/GaAs и InP/GaAs может колебаться в широких пределах от 0,3 ÷ 0,35 до 0,6 эВ в AlGaAs/GaAs и от 0,6 эВ в InGaP/GaAs, что приведет к барьерному перепаду энергии электронов в гетерослое истока с n- - слоем GaAs.
Изотипный гетеропереход инжекционными электронами «заливает» зарядами ОПЗ n- - области, что приводит к созданию проводящего канала. В итоге, три канала проводимости, а именно:
σобщ. = σМОП + σn- + σn-- i
«Горячие» электроны с гетерослоя истока, как и заряды электронов в n+ - индуцированных каналах, ускоряются полем исток - сток и попадают в итоге в квантовую яму стоковой гетерообласти, и на обкладках емкости (нанослоя платины Pt) появляется заряд, который будет выполнять функцию логической единицы.
Обнуление заряда на логической емкости, на которой устанавливается логический «0» - осуществляется разрядной шиной, т.е. обнулением на ней потенциала при положительном потенциале на словарной (или адресной) шине.
В итоге, мы получаем:
1) Резкое снижение τ = RC из-за резкого снижения величин R и C.
2) Резкое снижение циклов регенерации заряда в логической емкости из-за ряда запорных слоев и физических потенциальных барьеров в области емкость - сток с примыкающими: затворной областью, n- - барьером и i - изолятором.
3) Три канала проводимости для подзарядки МОП - транзистора для подзарядки емкости.
4). Резко снижаются временные параметры таймингов и произвольной выборки из ячеек памяти логических «1» и «0».
Примеры реализации трехканальной ячейки ОЗУ предполагаемого изобретения:
Гетероструктурный трехканальный МОП-транзистор выполняется на i-GaAs подложке, полученной жидкофазной эпитаксией в кварцевом реакторе с легированием амфотерными атомами (из кварца - SiO) i- области методом рекристаллизации из жидкого расплава галлия (поставщика атомов Ga) и жидкого расплава арсенида галлия (поставщика атомов As) при температурах 750 ÷ 900°С в восстановительной среде на p+-GaAs (Zn) подложке. При концентрациях амфотерных атомов 1014÷1013 см-3 образуется i- слой с толщинами в десятки мкм, удельным сопротивлением свыше 109 Ом⋅см и удельной емкостью ≤ 2,0 пф/мм2, а также одним из важнейших свойств i-GaAs слоя (фактически, i-GaAs эпитаксиального слоя) является исключительно низкая плотность дислокаций, где амфотерные атомы замещают в решетке GaAs соседние атомы Ga и As c образованием квантово-точечных водородных центров , т.е. симметричных относительно собственного электрохимического потенциала EFi0 = Ei =1/2 Eg GaAs.
Вследствие такой технологии экспериментальные образцы даже при показывали объемное сопротивление ≈ 109 Ом⋅см, а плотность дислокаций на диаметре структур в 3 дюйма доходила до 101/см2. Т.е. при промышленной организации ЖФЭ (жидкофазная эпитаксия) GaAs на VGF монокристаллах GaAs возможно создание и «кварцевых» (по типу технологии) i-GaAs подложек с ρ ≥ 1010 Ом⋅см диаметром 150 мм. Это ожидаемый, исключительно прорывной технологический шаг на GaAs не только для цифровой, но и для силовой, СВЧ и терагерцовой техники, а также фотоники.
Далее на слой i-GaAs методом MOCVD осаждается n- - наноэпитаксиальный слой GaAs из расчета сочетания толщины n- - слоя и полностью заполняемого областью пространственного заряда n-- эпитаксиального слоя. Расчеты и эксперименты показывают, что концентрация в n- - слое при толщинах 100 ÷ 200 нанометров с созданием ОПЗ будет гарантирована уже при концентрациях доноров (кремний; олово; теллур) ниже ≤ 1015см-3.
Исходя из формулы , где ϕТ - потенциал собственного n- - i перехода, рассчитанный по формуле:
, при этом можно найти более оптимальное соотношение толщины n- - слоя и концентрации доноров ND (Te или Sn, к примеру, в n- - слое).
Затем методом травления GaAs n- - слоя формируется дрейфовый n- - канал из расчета дрейфового пролета носителей, допустим, в субтерагерцовом диапазоне (≤ 100 нанометров), при этом травление n- - слоя производится на большую глубину, чем толщина n- - слоя GaAs порядка 100 нанометров (углубление в i-область изолятора GaAs).
Затем осаждаются MOCVD методом гетерослои истока и стока с наноподслоем
n+ - GaAs (MOCVD способом) осаждением нанометрового Pt электрода зарядной емкости на n+ - GaAs слой стока с последующим выращиванием на поверхности Pt диэлектрического слоя HfO2 и созданием на его поверхности омического контакта в виде Pt (ALD) и Au-Ge-Ni-Au, как, впрочем, и в МОП-структуре (затворе МОП-транзистора), и на поверхности n+ - GaAs слоя истока.
Источники информации:
1. Matsue S, Vamamoto H, Kobayski К, еt al. A 256 Кбит dymamia RAM IEEE. J. 1980.V sc-15. N5, p.872-874.
2. Rideout V. L. One-device alls for dynamic random-access memories; a tutorial-IEEE, 1979, v. ED-26, N6, p.839-862.
3. US Patent 3387286, Dennard R. H., Field-effect transistor memory application filed July 14, 1967, granted June 4, 1968.
название | год | авторы | номер документа |
---|---|---|---|
ВЫСОКОВОЛЬТНЫЙ БИПОЛЯРНЫЙ ТРАНЗИСТОР СО СТАТИЧЕСКОЙ ИНДУКЦИЕЙ | 2023 |
|
RU2805777C1 |
КРИСТАЛЛ СИЛОВОГО ВЫСОКОВОЛЬТНОГО ДИОДА С БАРЬЕРОМ ШОТТКИ И p-n ПЕРЕХОДАМИ | 2023 |
|
RU2805563C1 |
Кристалл высоковольтного гиперскоростного сильноточного диода с барьером Шоттки и p-n переходами | 2022 |
|
RU2803409C1 |
КМОП-ТРАНЗИСТОР С ВЕРТИКАЛЬНЫМИ КАНАЛАМИ И ОБЩИМ ЗАТВОРОМ | 2012 |
|
RU2504865C1 |
МОДУЛИРОВАННО-ЛЕГИРОВАННЫЙ ПОЛЕВОЙ ТРАНЗИСТОР | 2013 |
|
RU2539754C1 |
ПСЕВДОМОРФНЫЙ ГЕТЕРОСТУКТУРНЫЙ МОДУЛИРОВАНО-ЛЕГИРОВАННЫЙ ПОЛЕВОЙ ТРАНЗИСТОР | 2013 |
|
RU2534447C1 |
Способ изготовления СВЧ полевого мощного псевдоморфного транзистора | 2016 |
|
RU2633724C1 |
СПОСОБ УПРАВЛЕНИЯ РАБОТОЙ МЕМРИСТИВНОЙ КОНДЕНСАТОРНОЙ СТРУКТУРЫ МЕТАЛЛ-ДИЭЛЕКТРИК-ПОЛУПРОВОДНИК | 2018 |
|
RU2706197C1 |
МОП ДИОДНАЯ ЯЧЕЙКА МОНОЛИТНОГО ДЕТЕКТОРА ИЗЛУЧЕНИЙ | 2011 |
|
RU2494497C2 |
Пленочный полевой транзистор с металлическим каналом | 2017 |
|
RU2654296C1 |
Изобретение относится к области полупроводниковых приборов. Ячейка памяти оперативного запоминающего устройства (ОЗУ) содержит n-канальный МОП-транзистор, выполненный на подложке, и зарядный конденсатор, соединенные с разрядной, адресной и считывающей шинами ОЗУ, при этом указанный n-канальный МОП-транзистор выполнен в виде мультиканального n-типа проводимости МОП-транзистора на i-GaAs изолирующей подложке; в указанной i-GaAs изолирующей подложке выполнены истоковая n+ - типа проводимости эпитаксиальную гетерообласть на основе AlGaAs или InGaP, эпитаксиальный высокоомный n- - типа проводимости GaAs слой и гетерослой стока на основе AlGaAs или InGaP n+ - типа проводимости; при этом на поверхности истоковой n+ - типа проводимости эпитаксиальной гетерообласти выполнен n+ - типа проводимости нанослой GaAs, на котором выполнен омический контакт, подключенный к разрядной шине; на поверхности упомянутого гетерослоя стока выполнены n+ - типа проводимости эпитаксиальный нанослой GaAs, омический контакт, нанослой платины Pt, атомно-слоевой диэлектрический слой диэлектрика зарядной емкости с высоким значением диэлектрической проницаемости, последовательно нанесенный нанослой платины Pt и омический контакт, подключенный к адресной шине; на поверхности упомянутой эпитаксиальный высокоомного слоя выполнены подзатворный диэлектрический нанослой и омический контакт, подключенный к шине считывания. Технический результат изобретения заключается в увеличении электропрочности ячейки ОЗУ при наноразмерности MOП транзистора; повышении удельной диэлектрической проницаемости диэлектрика при конструктивном исполнении зарядной емкости; снижении паразитных утечек заряда с целью снижения циклов регенерации заряда; снижении времени произвольной выборки при считывании; увеличении плотности ячеек в единичном системном ОЗУ на одном чипе; повышении рабочей температуры ячеек ОЗУ и системы в целом и повышении эффективности ячейки памяти ОЗУ. 6 ил.
Ячейка памяти оперативного запоминающего устройства (ОЗУ), содержащая n-канальный МОП-транзистор, выполненный на подложке, и зарядный конденсатор, соединенные с разрядной, адресной и считывающей шинами ОЗУ, отличающаяся тем, что указанный n-канальный МОП-транзистор выполнен в виде мультиканального n-типа проводимости МОП-транзистора на i-GaAs изолирующей подложке, в указанной i-GaAs изолирующей подложке выполнены истоковая n+ - типа проводимости эпитаксиальную гетерообласть на основе AlGaAs или InGaP, эпитаксиальный высокоомный n- - типа проводимости GaAs слой и гетерослой стока на основе AlGaAs или InGaP n+ - типа проводимости, при этом на поверхности истоковой n+ - типа проводимости эпитаксиальной гетерообласти выполнен n+ - типа проводимости нанослой GaAs, на котором выполнен омический контакт, подключенный к разрядной шине; на поверхности упомянутого гетерослоя стока выполнены n+ - типа проводимости эпитаксиальный нанослой GaAs, омический контакт, нанослой платины Pt, атомно-слоевой диэлектрический слой диэлектрика зарядной емкости с высоким значением диэлектрической проницаемости, последовательно нанесенный нанослой платины Pt и омический контакт, подключенный к адресной шине; на поверхности упомянутой эпитаксиальный высокоомного слоя выполнены подзатворный диэлектрический нанослой и омический контакт, подключенный к шине считывания.
US 11683929 B2, 20.06.2023 | |||
US 11329048 B2, 10.05.2022 | |||
US 10607995 B2, 31.03.2020 | |||
US 20070161277 A1, 12.07.2007 | |||
ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНДЕНСАТОРАМИ, ОБРАЗОВАННЫМИ НАД И ПОД ТРАНЗИСТОРОМ ЯЧЕЙКИ ПАМЯТИ (ВАРИАНТЫ), И СПОСОБ ЕГО ИЗГОТОВЛЕНИЯ | 1995 |
|
RU2194338C2 |
Авторы
Даты
2024-09-17—Публикация
2024-04-01—Подача