УСТРОЙСТВО СИНХРОНИЗАЦИИ НА ОСНОВЕ МАТРИЧНОЙ ОБРАБОТКИ КАНОНИЧЕСКОЙ РЕКУРРЕНТНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ, СФОРМИРОВАННОЙ МОДУЛЬНЫМ ГЕНЕРАТОРОМ Российский патент 2024 года по МПК H04L7/02 

Область техники

Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов и предназначено для передачи цифровой информации.

В области передачи цифровой информации существует проблема, связанная с функционированием устройств цикловой синхронизации (циклового фазирования) приемника и передатчика с высокой вероятностью пропуска синхросигнала (синхропосылки) при снижении качества канала связи, а именно при повышении вероятности появления ошибок в канале связи [Когновицкий О.С. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей: дис. д-ра техн. наук: 05.12.13. - СПбГУТ, 2011. - 427 с.; с. 253-256].

Процесс цикловой синхронизации (фазирования) приемника можно представить в виде следующей полной группы событий:

,

где - вероятность правильной синхронизации;

- вероятность правильного выделения зачетного отрезка (ЗОТ);

- вероятность отсутствия синхронизации;

- вероятность неправильной (ложной) синхронизации по сигналу синхропосылки с ошибками (помехами).

В качестве синхропосылки обычно используют рекуррентные последовательности (РП) [Когновицкий О.С. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей: дис. д-ра техн. наук: 05.12.13. - СПбГУТ, 2011. - 427 с.; с. 8-15].

Рекуррентные последовательности получают с помощью генераторов - регистров сдвига с обратной связью. При этом различают два способа построение таких регистров: с вынесенными и с встроенными сумматорами. В первом случае генератор называют простым генератором рекуррентной последовательности на регистре сдвига (ПГРС), а во втором - модульным (МГРС). Достоинством ПГРС является совпадение состояний ячеек памяти (элементов поля Фибоначчи, ЭПФ) со значениями элементов генерируемой РП. Недостатками - относительно большая величина задержки при большом числе сумматоров. Состояния ячеек памяти МГРС в процессе генерации РП перебирают всю систему вычетов по модулю используемого для формирования генератора характеристического многочлена. Такой генератор обладает большим быстродействием, но не содержит состояний ячеек памяти (элементов поля Галуа, ЭПГ) в элементах генерируемой им РП [Когновицкий О.С. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей: дис. д-ра техн. наук: 05.12.13. - СПбГУТ, 2011. - 427 с.; с. 24-29].

ПГРС и МГРС формируются одинаковые рекуррентные последовательности, сегменты которых могут быть использованы в качестве синхропосылки. Поиск РП на приеме с решением по «скользящему» ЗОТ предполагает использование в приемной части устройства цикловой синхронизации элементов генератора РП. Для использования достоинств МГРС на приеме необходимо в качестве синхропосылки использовать каноническую РП, которая может быть получена с помощью применения к схеме МГРС функции след [Когновицкий О.С. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей: дис. д-ра техн. наук: 05.12.13. - СПбГУТ, 2011. - 427 с.; с. 133-136].

Применение элементов МГРС в приемной части устройства цикловой синхронизации позволит добиться снижения вероятности неправильной синхронизации по синхросигналу с ошибками за счет особенностей реализации преобразующей матрицы МГРС, при использовании которой фактически проверяется на ошибки вся текущая кодовая комбинация на приеме.

Уровень техники

Известно изобретение «Устройство синхронизации на основе комбинированного применения двойственного базиса поля GF(2^k) и выделения «скользящего окна» с ошибками» по патенту RU № 2580806, H04W 8/20, опубликовано 10.04.2016, подключенное к выходу канала связи и содержащее соединенные первую ОЛЗ на один бит, первый ключ, вторую ОЛЗ на один бит, второй ключ, дешифратор, блок сравнения. Недостатком данного аналога являются структурная сложность и высокая вероятность пропуска синхропосылки при снижении качества канала связи.

Известно изобретение «Устройство синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне» по патенту RU №2553089, H04L 7/02, опубликовано 10.06.2015, содержащее соединенные первую одноканальную линию задержки на один бит, первый ключ, блок сравнения, второй ключ, вторую одноканальную линию задержки на один бит, дешифратор. Недостатком данного аналога является сравнительно высокая вероятность пропуска синхропосылки на канале связи с помехами из-за необходимости использования сравнительно длинного зачетного отрезка и отсутствия механизма, обеспечивающего полный перебор зачетных отрезков.

Наиболее близким к изобретению является «Устройство синхронизации на основе матричной обработки рекуррентной последовательности» по патенту RU № 2803318, H04L 7/02, опубл. 12.09.2023, содержащее соединенные первый и второй ключи, первую и вторую одноканальные линии задержки на k бит (символов), первую и вторую сопровождающие матрицы, дешифратор, счетчик с порогом на m подряд поступающих логических «1» и блок сравнения.

Принцип работы устройства-прототипа заключается в следующем. Изначально устройство синхронизации работает в последовательно-параллельном режиме. Первый ключ замкнут, второй - разомкнут. Входной сигнал (комбинация двоичных единичных символов) на текущем такте работы устройства синхронизации (t) последовательно через первый ключ поступает на первую ОЛЗ и записывается в ее регистры, далее, значения с k регистров первой ОЛЗ двоичные символы поступают в первую сопровождающую матрицу, где вычисляются значения регистров первой ОЛЗ на следующем такте работы (t + 1), которые затем поступают на вход блока сравнения и вход второй сопровождающей матрицы, где вычисляется значение регистров первой ОЛЗ на (t + 2) такте работы устройства синхронизации. Значения, вычисленные во второй сопровождающей матрице, поступают на вход второй ОЛЗ, где они сохраняются на один такт. На следующем такте работы (t + 1) на вход блока сравнения поступят цифровые символы с регистров первой ОЛЗ с выхода второй ОЛЗ и выхода первой сопровождающей матрицы, которые совпадут в случае, если во входном сигнале нет ошибок. При совпадении входных сигналов на выходе схемы сравнения появится логический сигнал «1», подающийся на вход счетчика с порогом на m подряд последовательно поступающих логических «1», который в случае накопления m подряд логических «1» размыкает первый ключ и замыкает второй ключ. Таким образом устройство переходит в параллельно-параллельный режим работы, а именно цифровые символы с регистров первой ОЛЗ поступают на первую сопровождающую матрицу, где вычисляются состояния регистров первой ОЛЗ на следующем такте, которые затем через второй ключ записываются в соответствующие регистры первой ОЛЗ и также поступают на вход дешифратора. В случае совпадения поступившей на вход дешифратора кодовой комбинации с комбинацией дешифратора выделяется сигнал цикловой синхронизации, являющийся результатом работы устройства и переводящий устройство в исходное состояние (замыкает первый ключ и размыкает второй ключ).

Существенным недостатком устройства-прототипа является сравнительно высокая вероятность ложного фазирования на канале связи с помехами и в условиях отсутствия передачи сигналов из-за отсутствия возможности применения кроме простых генераторов модульных генераторов рекуррентных последовательностей.

Технической проблемой является высокая вероятность ложного фазирования на канале связи в состоянии покоя с помехами из-за принятия решения о выделении сигнала цикловой синхронизации не по всей кодовой комбинации, а только в случае совпадения по последнему пришедшему цифровому символу поступившей на вход дешифратора кодовой комбинации с комбинацией дешифратора.

Техническим результатом является повышение вероятности правильной синхронизации (снижение вероятности ложного фазирования) и расширение возможностей устройства за счет замены первой сопровождающей матрицы на преобразующую матрицу, применения анализатора состояния «Покой» и введения дополнительных связей.

Техническая проблема решается за счет введения преобразующей матрицы и анализатора состояния «Покой», соединения выхода второго ключа со входом сопровождающей матрицы, выхода преобразующей матрицы с информационным входом первого ключа, выхода первого ключа с первым информационным входом блока сравнения и входом сопровождающей матрицы, выхода второй ОЛЗ на k бит (символов) с информационным входом второго ключа, выхода первой ОЛЗ на k бит (символов) со входом анализатора состояния «Покой» и входом преобразующей матрицы, выхода анализатора состояния «Покой» со входом счетчика с порогом на m подряд поступающих логических «1».

Раскрытие изобретения

Задачей изобретения является создание устройства синхронизации на основе матричной обработки канонической рекуррентной последовательности, сформированной модульным генератором, расширяющего возможность применения каналов связи c сравнительно высокой вероятностью появления ошибок, при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхропосылки.

Эта задача решается тем, что «Устройство синхронизации на основе матричной обработки рекуррентной последовательности», содержащее соединенные первую одноканальную линию задержки (ОЛЗ) на k бит (символов), первый ключ, блок сравнения, второй ключ, вторую ОЛЗ на k бит (символов), сопровождающую матрицу, счетчик с порогом на m подряд поступающих логических «1» и дешифратор сигналов дополнено введением преобразующей матрицы и анализатора состояния «Покой», соединения выхода второго ключа со входом сопровождающей матрицы, выхода преобразующей матрицы с информационным входом первого ключа, выхода первого ключа с первым информационным входом блока сравнения и входом сопровождающей матрицы, выхода второй ОЛЗ на k бит (символов) с информационным входом второго ключа, выхода первой ОЛЗ на k бит (символов) со входом анализатора состояния «Покой» и входом преобразующей матрицы, выхода анализатора состояния «Покой» со входом счетчика с порогом на m подряд поступающих логических «1».

Первый и второй ключи представляет собой k двувходовых двунаправленных ключей, выполненных на МОП транзисторах р-типа, управляемых сигналами, поступающими на вход С ключа (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС: 564КТ3).

Первая и вторая ОЛЗ на k бит выполнены на универсальных регистрах сдвига с последовательным вводом с последовательной или параллельной записью и последовательным или параллельным выводом считыванием, первый разряд которого является JK-триггером, а остальные разряды построены на D-триггерах, равной времени прохождения k бит с тактовой частотой (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС: 564ИР9).

Дешифратор сигналов представляет собой логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ» (тип ИМС 564ЛЕ5), логические двухвходовые элементы, реализующие функцию «И-НЕ» (тип ИМС 564ЛА7) и двухступенчатый синхронный D-триггер (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС 564ТМ2).

Счетчик с порогом на m подряд поступающих логических «1» представляет собой логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ» (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС 564ЛЕ5), логические двухвходовые элементы, реализующие функцию «И-НЕ» (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС 564ЛА7) и четырехразрядный двоичный счетчик (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС 564ИЕ10).

Сопровождающая матрица представляет собой совокупность двухвходовых схем сложения по mod 2 (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип 564ЛП2) в соответствии с обратными связями заданного характеристического многочлена.

Преобразующая матрица представляет собой совокупность двухвходовых схем сложения по mod 2 (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип 564ЛП2) в соответствии с вычисленными корнями заданного характеристического многочлена.

Блок сравнения представляет собой k двухвходовых схем сложения по mod 2 (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип 564ЛП2) и логические двухвходовые элементы, реализующие функцию «ИЛИ-НЕ» (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил.) (тип ИМС 564ЛЕ5).

Анализатор состояния «Покой» представляет собой логические двухвходовые элементы, реализующие функцию «И-НЕ» (тип ИМС 564ЛА7).

Перечисленная новая совокупность существенных признаков обеспечивает снижение вероятности ложного фазирования на каналах связи с помехами и как следствие повышение вероятности правильной синхронизации за счет применения преобразующей матрицы и анализатора состояния «Покой».

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».

Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».

Описание чертежей

Заявляемое устройство поясняется чертежами:

фиг. 1 - структурная схема приемной стороны устройства синхронизации на основе матричной обработки канонической рекуррентной последовательности, сформированной модульным генератором;

фиг. 2 - принцип работы устройства-прототипа, синтезированного на основе характеристического многочлена 7 порядка (k = 7);

фиг. 3 - принцип работы заявляемого устройства, синтезированного на основе характеристического многочлена 7 порядка (k = 7);

фиг. 4 - обобщенная структурная схема генератора канонической рекуррентной последовательности, синтезированная на основе МГРС (обобщенная структурная схема передающей стороны устройства синхронизации на основе матричной обработки канонической рекуррентной последовательности, сформированной модульным генератором);

фиг. 5 - количественные значения тактов срабатывания устройства-прототипа при различном начальном заполнении первой ОЛЗ на k бит (символов) и отсутствии ошибок в принимаемой синхропосылке, полученные для полинома и величине ЗОТ, равной 10 ();

фиг. 6 - количественные значения тактов срабатывания заявляемого устройства-прототипа при различном начальном заполнении первой ОЛЗ на k бит (символов) и отсутствии ошибок в принимаемой синхропосылке, полученные для полинома и величине ЗОТ, равной 10 ().

Предложенное устройство содержит: первый ключ (1), первую ОЛЗ на k бит (символов) (2), второй ключ (3), дешифратор сигналов (4), счетчик с порогом на m подряд поступающих логических «1» (5), преобразующую матрицу (6), сопровождающую матрицу (7), вторую ОЛЗ на k бит (символов) (8), блок сравнения (9), анализатор состояния «Покой» (10). К выходу из канала связи подключены последовательно первая ОЛЗ на k бит (символов) (2), преобразующая матрица (6), первый ключ (1), выход которого соединен со входом сопровождающей матрицей (7) и с первым информационным входом блока сравнения (9), второй управляющий вход соединен с выходом счетчика с порогом на m подряд поступающих логических «1» (5), а первый управляющий вход с выходом дешифратора сигналов (4), подключенным также своим выходом к первому управляющему входу второго ключа (3), а также введена вторая ОЛЗ на k бит (символов) (8), вход которой соединен с выходом сопровождающей матрицы (7), выход с информационным входом второго ключа (3), и вторым информационным входом блока сравнения (9), с выхода которого поступает сигнал на вход счетчика с порогом на m подряд поступающих логических «1» (5), вход которого соединен с выходом анализатора состояния «Покой» (10), а выход соединен со вторым управляющим входом второго ключа (3), выход которого соединен со входом сопровождающей матрицы (7) и входом дешифратора сигналов (4), вход анализатора состояния «Покой» (10) соединен с выходом первая ОЛЗ на k бит (символов) (2).

Величина m счетчика с порогом на m подряд поступающих логических «1» выбирается в соответствии с требованиями, предъявляемыми к величине () в условиях помеховой обстановки в канале связи, но не менее, чем 1. В большинстве случаев величину m устанавливают сопоставимой с размером ОЛЗ (k) на k бит (символов).

Размер ОЛЗ (k) на k бит (символов) устанавливают равным размеру ЛРР, формирующему синхропосылку на передаче. Размер ЛРР выбирается исходя из требований к устройству синхронизации в аппаратуре передачи данных, например, время вхождения в синхронизм.

Структурная схема сопровождающей матрицы соответствует вектору обратных связей выбранного характеристического многочлена (полинома).

Структурная схема преобразующей матрицы соответствует корням выбранного характеристического многочлена (полинома), которые вычисляются перед синтезом устройства [Когновицкий О.С. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей: дис. д-ра техн. наук: 05.12.13. - СПбГУТ, 2011. - 427 с.; с. 39-54].

Промышленное применение изобретения обусловлено тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.

Экспериментальная проверка характеристик устройства синхронизации на основе матричной обработки канонической рекуррентной последовательности, сформированной модульным генератором, была выполнена на ЭВМ в среде объектно-ориентированного программирования Anaconda 3 на языке программирования Python 3.7 и дала положительный результат. Определены экспериментальные зависимости значений тактов срабатывания устройства-прототипа и заявляемого устройства при различном начальном заполнении первой ОЛЗ на k бит (символов) и отсутствии ошибок в принимаемой синхропосылке, полученные для полинома и (фиг. 5 и 6). Выявлено, что среднее значение такта срабатывания для устройства-прототипа равно 16,008, а для заявляемого устройства - 17,007. Следовательно, при случайном (полученном на основе шума (помехи)) начальном заполнении первой ОЛЗ на k бит (символов) вероятность неправильной синхронизации заявляемого устройства будет ниже, чем у устройства-прототипа.

Принцип работы предложенного устройства заключается в использовании регистра сдвига, работающего в последовательно-параллельном режиме, с подключенной к нему матрицей, что позволяет обнаружить ошибки на рекуррентной последовательности за один сдвиг регистров.

Технический результат по повышению вероятности правильной синхронизации (снижению вероятности ложного фазирования) и расширению возможностей устройства получен за счет замены первой сопровождающей матрицы на преобразующую матрицу, применения анализатора состояния «Покой» и введения дополнительных связей.

Изначально устройство синхронизации работает в последовательно-параллельном режиме. Первый ключ (1) замкнут, второй (3) - разомкнут. Входной сигнал (комбинация двоичных единичных символов) на текущем такте работы устройства синхронизации (t) поступает на первую ОЛЗ на k бит (символов) (2) и записывается в ее регистры и, далее, значения с k регистров первой ОЛЗ на k бит (символов) (2) поступают в преобразующую матрицу (6) где вычисляется соответствующее значение элемента поля Галуа. Далее через первый ключ (1) значения поступают на вход блока сравнения (9) и на сопровождающую матрицу (7), где вычисляется значение элемента поля Галуа на следующем (t + 1) такте работы устройства, которое затем поступает на вход второй ОЛЗ на k бит (символов) (8), где оно сохраняется на один такт. На следующем такте работы устройства (t + 1) на вход блока сравнения (9) поступят цифровые символы с регистров первой ОЛЗ на k бит (символов) (2) через преобразующую матрицу (6) и первый ключ (1), а также с выхода второй ОЛЗ на k бит (символов) (8), сохраненные там ранее на один такт, которые совпадут в случае, если во входном сигнале нет ошибок. При совпадении входных сигналов на выходе блока сравнения (9) появится логический сигнал «1», подающийся на вход счетчика с порогом на m подряд последовательно поступающих логических «1» (5), который в случае накопления m подряд логических «1» размыкает первый ключ (1) и замыкает второй ключ (3). Таким образом устройство переходит в параллельно-параллельный режим работы, а именно цифровые символы с регистров второй ОЛЗ на k бит (символов) (8) через второй ключ (3) поступают на сопровождающую матрицу (7), где вычисляются состояния регистров второй ОЛЗ на k бит (символов) (8) на следующем такте работы устройства и записываются в регистры второй ОЛЗ на k бит (символов) (8) при поступлении сигнала тактовой синхронизации. Кроме этого, цифровые символы с регистров второй ОЛЗ на k бит (символов) (8) через второй ключ (3) поступают на вход дешифратора сигналов (4). В случае совпадения поступившей на вход дешифратора сигналов (4) кодовой комбинации с комбинацией дешифратора сигналов (4) выделяется сигнал цикловой синхронизации, являющийся результатом работы устройства и переводящий устройство в исходное состояние (замыкает первый ключ (1) и размыкает второй ключ (3)). В случае поступления с выхода первой ОЛЗ на k бит (символов) (2) на вход анализатора состояния «Покой» (10) нулевой комбинации, с выхода анализатора состояния «Покой» (10) на вход счетчика с порогом на m подряд последовательно поступающих логических «1» (5) поступает сигнал сброса состояния счетчика на любом такте работы устройства.

Изобретение за счет применения механизма матричной обработки с выделением зачетного отрезка на канонической рекуррентной последовательности, сформированной модульным генератором, который позволяет обнаружить ошибки во всех ячейках регистра сдвига за один такт частоты приема, расширяет возможности устройства (исключает состояние «Покой» - комбинацию из k нулей на приеме) и повышает вероятность правильной синхронизации (снижает вероятность ложного фазирования). Графики, представленные на фиг. 5 и 6, подтверждают возрастание среднего значения такта срабатывания заявляемого устройства по отношению к устройству-прототипу при различном начальном заполнении первой ОЛЗ на k бит (символов), что приводит к повышению вероятности правильного выделения ЗОТ и, соответственно, повышению вероятности правильной синхронизации.

Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов и предназначено для передачи цифровой информации. Техническим результатом является повышение вероятности правильной синхронизации (снижение вероятности ложного фазирования) и расширение возможностей устройства за счет возможности обнаружения ошибки во всех ячейках регистра сдвига за один такт частоты приема. Такой результат обеспечивается за счет того, что устройство синхронизации дополнительно содержит анализатор состояния «Покой» и преобразующую матрицу, соединения выхода второго ключа со входом сопровождающей матрицы, выхода преобразующей матрицы с информационным входом первого ключа, выхода первого ключа с первым информационным входом блока сравнения и входом сопровождающей матрицы, выхода второй ОЛЗ на k бит (символов) с информационным входом второго ключа, выхода первой ОЛЗ на k бит (символов) со входом анализатора состояния «Покой» и входом преобразующей матрицы, выхода анализатора состояния «Покой» со входом счетчика с порогом на m подряд поступающих логических «1». 6 ил.

Устройство синхронизации на основе матричной обработки канонической рекуррентной последовательности, сформированной модульным генератором, содержащее первую одноканальную линию задержки (ОЛЗ) на k бит (символов), первый ключ, блок сравнения, второй ключ, вторую ОЛЗ на k бит (символов), сопровождающую матрицу, счетчик с порогом на m подряд поступающих логических «1» и дешифратор сигналов, соединения выхода дешифратора сигналов с первым управляющим входом второго ключа и первым управляющим входом первого ключа, выхода второго ключа со входом дешифратора сигналов, выхода сопровождающей матрицы со второй ОЛЗ на k бит (символов), выхода второй ОЛЗ на k бит (символов) со вторым информационным входом блока сравнения, входа счетчика с порогом на m подряд поступающих логических «1» с выходом блока сравнения, выхода счетчика с порогом на m подряд поступающих логических «1» со вторым управляющим входом первого ключа и вторым управляющим входом второго ключа, для реализации матричной обработки канонической рекуррентной последовательности, сформированной модульным генератором, отличающееся тем, что введены преобразующая матрица и анализатор состояния «Покой», соединения выхода второго ключа со входом сопровождающей матрицы, выхода преобразующей матрицы с информационным входом первого ключа, выхода первого ключа с первым информационным входом блока сравнения и входом сопровождающей матрицы, выхода второй ОЛЗ на k бит (символов) с информационным входом второго ключа, выхода первой ОЛЗ на k бит (символов) со входом анализатора состояния «Покой» и входом преобразующей матрицы, выхода анализатора состояния «Покой» со входом счетчика с порогом на m подряд поступающих логических «1».