Устройство для распределения заданий процессорам Советский патент 1983 года по МПК G06F9/50 G06F9/455 

1

Устройство относится к вычислитель- ной технике и может быть использовано при автоматизации выбора очередной программы из информационно связанного набора программ для решения в управляющей многопроцессорной вычислительной системе.

Известно устройство для выбора задач в целевой системе обработки данных, содержащее дешифратор индекса задач, регистр данных, элементы И, ИЛИ, элементы запрета, триггерный узел памяти, блок имитации дуг и вершин графа, регистры результата и элементы задержки 1 .

Однако данное устройство обладает низкой надежностью, так как при выборе очередной программы для реализации в вычислительной системе учитывает информационнзгю связность графа набора решаемых задач и не учитывает весов дуг, в качестве которых могут быть взяты времена реализации программ.

Наиболее близким к предлагаемому по технической сущности является устройство для распределения заданий процесс рам, содержащее матрицу триггеров, г&нератор тактовых импульсов, пе{жый и второй элементы И, схему начального пуска, второй триггер, шифратор, по чиолу столбцов матрицы третьи элементы И, третьи триггеры, первые счетчики, четвертые элементы И, четвертые триггеры, счетчики, грушш пятых элементов И, пятые триггеры С 2.

Недостатком известного устройства является низкая надежность.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для распределения за-. Дания процессорам, содержащее блок памяти, шифратор, три группы элементов И, первую группу элементов ИЛИ-НЕ, три группы триггеров, две группы счетчиков, генератор импульсов, два элемента И и два триггера, причем группа входов считывания блока памяти .нена с выходами переполнения одноименных счетчиков первой группы и входами одноименных триггеров первой группы выходы которых соединены с первыми входами одноименных элементов И группы и с входами первого элемента И, выход которого соединен с входом первого триггера, выход которого соединен с входом сброса второго триггера и с управляющим входом шифратора, информационные выходы которого сое динены с единичными входами одноименных триггеров второй группы, выход первого из которых является первым и№формационным выходом группы информационных выходов устройства и соединен входом первого триггера третьей группы выход которого и выходы всех остальных триггеров третьей группы соединены с первыми входами одноименных элементов И второй группы, вторые входы и выходы которых соединень соответственно с выходами переполнения счетчиков второй группы и с информационными входами шифратора, единичный выход второго триг гера соединен с соответствующим входом первого элемента И, вход запуска устрой ства соединен с единичным входом второго триггера, нулевой выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с выходом генератора Шу1пульсов, с входами элементов И первой группы и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами одноименных элементов ИЛИ-НЕ первой группы, входы которых соединены с соответствующими группами выходов блока памяти, выходы элементов И первой группы соединены со счетными входами одноименных счетчиков второй груп пы, тактовый вход устройства соединен с тактовыми входами триггеров второй груп ПВ1, введены группа элементов ИЛИ и вторая группа элементов ИЛИ-НЕ, причем единичные выходы первого и второго триггеров второй группы соединены с входами соответствующего элемента ИЛИ группы, выход каждого i -го элемента ИЛИ группы соединен с первым входом (i +1)-го элемента ИЛИ-НЕ второй груа пы и с первым входом (i И)-го адемента ИЛИ грутшы, вторые входы -t -х эпементов ИЛИ грушш, начиная с второго, соединены с единичными выходами (т +1)-х триггеров второй группы, ну- левые выходы триггеров второй группы соединены с вторыми входами соответ- j ствующих элементов ИЛИ-НЕ второй группы; выходы элементов ИЛИ-НЕ второй группы соединены с входами одноименных триггеров третьей группы и являются со-; ответствующими выходами группы информационных выходов устройства. На чертеже представлена структурная схема устройства. Устройство содержит группу информационных выходов 1 устройства, блок 2 памяти, группу элементов ИЛИ-НЕ 3, группу элементов И 4, группу счетчиков 5, группу триггеров 6, группу элементов И 7, группу счетчиков 8, группу т риггеров 9, группу элементов И 10, группу триггеров 11, группу элементов ИЛИ 12, группу элементов ИЛИ-НЕ 13, шифратор 14, тактовый вход 15 устройства, генератор 16 импульсов, элемент И 17, триггер 18, элемент И 19, триггер 2О,вход 21 запуска устройства. Устройство работает следующим, образом. Первоначально в блок 2 заносится информация о топологии моделируемого графа, триггеры 6, 9, 11 и 20, счетчики 8 находятся в нулевом состоянии. В счетчики 5 соответствующих вершин графа заносятся числа импульсов, дополняющие веса вершин до полной емкости счетчиков. После занесения исходной инр формации на входах элементов ИЛИ-НЕ 3 будут высокие потенциалы. Это объясняется тем, что в однонаправленном графе без циклов и петель конечные вершины не. содержат выходящих ветвей. Первоначально в устройстве происходит определение величин максимальных путей из данной вершины до конечной вершины графа, описывающего набор информационно связанных задач. При этом с появле- нием пускового сигнала на входе 21 триггера 18 импульсы с выхода генератора 16 через элемент И 17 поступают на входы элементов И 4 и 7, а далее на все счетчики 8, гак как в исходном состоянии все триггеры 6 находятся в нулевом состоянии, а первые входы элементов И 7 подключены к нулевым выходам триггеров 6. Кроме того,счетные импульсы поступают через элементы И 4 на счетчики 5. Поэтому на выходе .соответствующих элементов ИЛИ-НЕ 3 будет высокий потешгаал, за счет чего на входе одноименного элемента И 4 будет высокий потенциал.

Отсчигав число импульсов, пропорниональное весу моделируемой вершины, счетчик 5 переполняется, устанавливает в единичное состояние соответствуюпшй триггер 6. Переброс триггера б в единич ное состояние обеспечивает прекращение подучи счетных импульсов через элемент И 7 на вход {Ьгистрирующего счетчика 8. Вычислительный процесс продолжается до тех пор, пока на выходах всех триггеров 6 не будут присутствовать низкие потенциалы. На выходе элемента И 19 будет низкий потенциал, в резутштате чего прекращается подача счетных импульсов с выхода генератора 16 через элемент И 17 на входы элементов И 4 и 7.

С выхода триггера 20 высокий потенциал подается на управляемый вход шифратора 14, который обеспечивает появление высокого потенциала на одном или -

нескольких своих выходах, который соответствует макс мальному коду, хранящемуся на одноименном счетчике 8. На вход шифратора 14 коды со счетчиков 8 подаются через элементы И 10, на входы которых подается высокий потенциал с нулевых Ыз1ходов триггеров 9. В реззшьтате на триггерах 11 устана&ливается код, содержащий набор нулей и одной или нескольких единиц. Наличие эл|Ментов ИЛИ 12 и элементов ИЛИ-НЕ 13 I обеспечивает появление высокого поте циала только на одном вз выходов устройства, что необходимо при появлении единичного сигнала одновременно на нескольких триггерах 11. Высокий потенциал на выходе соответствует позихгаонному номеру очередной задачи информационно cвязaннo o пакета, которая должна затем решаться процессором вычислител ной системы. Одновременно в единичное состояние перебрасывается соответствук щий триггер 9.

После выбора одной из программ набора для реализации в №1числительной системе на вход 15 устройства подается высокий потенциал, по которому все триггеры 11 перебрасываются в нулевое состояние. Далее подача кода со счетчвков 8 на вход шифратора 14 прекращает ся и на триггерах 11 записывается другой код, по которому на выходах определяются позиционные номера очередных решаемых задач.

Применение предлагаемого ввобретешя позволяет повысить быстродействие и надежность работы устройства.

Формула изобретения

Устройство для распределения заданий процессорам, содержащее блок памяти, шифратор, три группы элементов И, первую группу элементов ИЛИ-НЕ, три триггеров, две группы счетчиков, генератор импульсов, два элемента И и два триггера, причем группа входов счвн тывания блока памяти соединена с выходами переполнения одноименных счетчиков первой группы и с входами одноиьенных триггеров первой группы, выходы которых соединены с первыми входами одноименных элементов И первой группы и с вхо дами первого элемента И, выход которого соединен с входом первого триггера, выход которого соединен и с входом сброса второго триггера и с управлякьщим входом шифратора, информационные выходы которого соединены с единичными входами одноименных триггеров второ группы, выход первого из которых является первым информационным выходом группы информационных выходов устройства и соединен с входсм первого триг гера третьей группы, выход которого и выходы всех остальных триггеров третьей группы соединены с первыми входами одноименных элементов И второй группы, вторые входы и выходы которых соединены соответственно с выходами переполнения счетчиков второй группы и с информационными входами шифратора, единичный выход второго триггера соединен с соответствующим входом первого элемента И, вход запуска устройства с единичным входом второго тригг&ра, нулевой выход которого соединен с первым вход см второго элемента И, второй вход и выход которого соединены соответственно с выходом генератора импульсов, с вторыми входами элементов И первой группы и с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами одноименных элементов ИЛИ-НЕ первой группы, входы которых соединены с соответствующими группами выходов блока памяти, выходы элементов И первой группы, соединены со счетными входаМн одноименных счетчиков второй группы, тактоы 1й вход устройства соединен с тактовыми входами триггеров второй грушш, отличающееся тем, что, с целью повышения быстродействия оно содержит группу элементов ИЛИ и .вторую группу элементов ИЛИ-НЕ, причем единичные выходы первого и второго

триггеров второй группы соединены с входами соответствующего элемента ИЛИ грутшы, выход каждого -го (i 1,..., г , где п - число запросов) элемента ИЛИ грутшы соединен с первым входом (i +1)-го элемента ИЛИ-НЕ второй группы и с первым входом ( i -И)-го элемента ИЛИ группы, вторые входы -i -х элементов ИЛИ грутшы, начиная с второго, соединены с единичными выходами (i +1)-х триггеров второй группы, нулевые Ш)1ходы триггеров второй грутттхы соединены с вторыми входами соответствующих элементов ИЛИ-НЕ второй

грутшы, выходы элементов ИЛИ-НЕ второй грутшы соединены с входами одноименных триггеров третд ей груттпы и являются соответствующими выходами грутшы информационных выходов устройства.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР № 664175, кл. Q 06 F 15/20. 1976.

2.Авторское свидетельство СССР по заявке № 3222438/18-24,

кл. G 06 F 15/20, 1980 (прототип).