Устройство для управления 2 @ -ячейковым преобразователем напряжения Советский патент 1987 года по МПК H02M5/48 

1

Изобретение относится к электротехнике, .в частности к преобразованию и регулированию переменного и постоянного напряжений и может найти применение в многофазных импульсных стабилизаторах, амплитудных модуляторах, усилителях мощности,,, системах электропитания аппаратуры средств связи и радиоэлектроники.

Цель изобретения - повышение точности и быстродействия устройства.

На фиг.1 приведена функциональная схема устройства; на фиг.2 - блок сумматоров; на фиг. 3 - схема ячейки преобраз.ователя.

Устройство для управления 2 ячей1 3272502

Запись i 1,2 (фиг.1) означает, что i пробегает значения от I до 2 с шагом 1. :

При аналоговом сигнале управлеиия Uv, (фиг.) формирователь кода управления может быть выполнен в виде АЦП, тактЬвый вход которого подключен к генератору 3.

10 Принцип работы устройства состоит в следующем.

Каждый из К-разрядньк цифровых компараторов блока 5 совместно с ()-разрядным цифровым компарато15 ром 4 образует п-разрядный цифровой компаратор, формирующий ШИМ-сигнал управления i-й ячейки 6 в результате сравнения кода управления с кодом развертки i-ro канала.

ковым преобразователем напряжения (фиг.1) содержит п-разрядный формирователь 1 кода управления и (п+1)-раз- 20 рядный дзоичный счетчик 2, счетный вход которого подключен к генератору 3 импульсов. Выходы младших (п-К) разрядов формирователя 1 и двоичного счетчика 2 подключены к входам сравнения (п-К)-разрядного цифрового компаратора 4, выход переноса которого подключен к входам переноса блока 5

1

из 2 К-разрядных цифровых компараторов, выходы которых предназначены для подключения через логический узел к управляющим входам преобразовательных ячеек 6, Выходы старших (К+1) разрядов двоичного счетчика 2 подключены к входам блока 7 из 2 сумматоров (К+1)-разрядного кода, выходы старшего разряда которых предназначены для подключения через логический узел к управляющим входам

15 ром 4 образует п-разрядный цифровой компаратор, формирующий ШИМ-сигнал управления i-й ячейки 6 в результате сравнения кода управления с кодом развертки i-ro канала.

Для первого канала код развертки формируется на выходах младших п разрядов счетчика 2, а тактовый сигнал формируется на выходе старшего разряда счетчика 2 (сумматор 8 бло25 ка -7 первого канала повторяет код старших (К+1) разрядов счетчика 2 и может быть исключен). Полупериод тактовой частоты преобразователя составляет 2 периодов колебаний генератора 3. .

Код развертки и тактовый сигнал для i-ro канала формируются путем сдвига по фазе выходных сигналов

равную

30

35

счетчика 2 на величину,

.. L-1 .

С-г-) полупериода напряжения так2 .

„оК „

товои частоты. Для2 ячейкового преобразователя такойсдвиг может быть

ды сравнения цифровых компараторов 5 подключены к выходам старших К

45

преобразователей ячеек 6. Первые вхо- 40 осуществлен путем добавления к коду

счетчика 2 двоичного кода числа,рав2(i-l) v- f ,ч - кого -г или 2 (i-l) с

разрядов формирователя 1, вторые2

игнорированием результата суммы . в (п+2)-м разряде. При этом во всех каналах коды развертки младших (п-К) разрядов совпадают, что позволяет в качестве их использовать выходы младших (п-К) . разря,цов двоичного счетчика 2 S а сравнение этих сигналов с соответствующими разрядами кода управления осуществить в общем цифровом компараторе 4.

Преобразование кода старших (К+1) разрядов счетчика осуществляется в Каждом канале с помощью сумматора 8 (фиг,2) путем суммирования этого кода с .кодом числа i-l. На выходе суммы (К+1) разряда формируется тактовходы сравнения - к выходам младших к разрядов кода 7.

Блок 7 (фиг.2) содержит 2(К+1)- разрядных двоичных сумматоров 8, первые суммирующие входы которых образуют входы блока, вторые суммирующие входы предназначены для подачи уровней, соответствующих (К+1)-разрядному двоичному коду чисел от О до 2 -1 (00-.. .0,00.. .1 ,01. . .1). Выходы сумматоров 8 (Y... , Y,, выходы блока 7.

Логический узел cocтoиt из элементов И 9 и 10, подключенных к ключам преобразователя, состоящего из ключей 11 - 14 и элемента НЕ 15.

50

Y. к) образуют

55

иия Uv, (фиг.) формирователь кода управления может быть выполнен в виде АЦП, тактЬвый вход которого подключен к генератору 3.

Принцип работы устройства состоит в следующем.

Каждый из К-разрядньк цифровых компараторов блока 5 совместно с ()-разрядным цифровым компаратором 4 образует п-разрядный цифровой компаратор, формирующий ШИМ-сигнал управления i-й ячейки 6 в результате сравнения кода управления с кодом развертки i-ro канала.

Для первого канала код развертки формируется на выходах младших п разрядов счетчика 2, а тактовый сигнал формируется на выходе старшего разряда счетчика 2 (сумматор 8 блока -7 первого канала повторяет код старших (К+1) разрядов счетчика 2 и может быть исключен). Полупериод тактовой частоты преобразователя составляет 2 периодов колебаний генератора 3. .

Код развертки и тактовый сигнал для i-ro канала формируются путем сдвига по фазе выходных сигналов

равную

счетчика 2 на величину,

.. L-1 .

С-г-) полупериода напряжения так2 .

„оК „

товои частоты. Для2 ячейкового преобразователя такойсдвиг может быть

вьш сигнал i-й ячейки,а на выходах младших К разрядов сумматора 8 - код старших К разрядов развертки, который сравнивается в цифровых компараторах блока 5 со старшими разрядами кода управления. При серийном производстве блок 7 сумматоров 8 можно выполнить на микросхеме ПЗУ, для программирования которой используются выходные сигналы блока 7, реализованного на сумматорах (фиг.2).

Функции формирователя 1 кода управления может выполнять АЦП, тактирование работы которого удобно производить от генератора 3.

Таким образом, поля разверток и тактовые интервалы преобразовательных ячеек сдвинуты по фазе на угол л/2 , что позволяет при суммировании напряжений ячеек реализовать на нагрузке преобразователя многозонную многофазную модуляцию. Выходной сигнал формируется в 2 зонах и имеет по сравнению с одноканальной ШИМ в

К

2 раз меньший уровень пульсаций и в 2 раз большую их частоту. Нулевые паузы симметрично размещаются в интервале полупериода тактовой частоты и не накладьшаются друг на друга,что позволяет увеличить точность преобразования по сравнению с прототипом.

Предлагаемое устройство позволит выполнить условия, равноценные увелиij

чению в 2 раз тактовой частоты преобразователя, а в прототипе - лишь в 2 раза. Следовательно, при одинаковой тактовой частоте быстродействие преобразователя может быть увелиК - 7

чено в раз по сравнению с прототипом Кроме того устройство обеспечивает высокую надежность и помехоустойчивость , серийнопригодность.

Формула изобретения

Устройство Для управления 2 ячей- ковьм преобразователем напряжения, каждая ячейка которого представляет собой мостовую ключевую схему с анодной и катодной группами ключей, содержащее п-разрядный формирователь кода управления, вход которого предназначен для подключения к источнику сигнала управления, генератор импульсов, выход которого соединен с (п+1)- разрядным двоичным счетчиком, логический узел по числу ячеек преобразователя, состоящий из элемента НЕ и

двух элементов И, выходы которых предназначены для подключения к управляющим входам одной группы ключей, вход и выход элемента НЕ подключены к первым входам элементов И и предназначены для подключения к управляющим входам другой группы ключей, вторые входы элементов И объединены, отличающееся тем, что, с целью повышения точности и быстродействия управления, оно снабжено (п-К)-разрядным цифровым компаратоV

ром, блоком из 2 К-разрядных цифровых компараторов, блоком из 2 (К+1)- разрядных сумматоров, причем первые

(п-К) разрядов п-разрядного формирователя кода управления и (п+1)- разрядного двоичного счетчика соединены с первым и вторым входами (п-К)-разрядного цифрового компаратора, выход

которого соединен с входами переноса всех К-разрядных цифровых компараторов, первые информационные входы которых объединены и соединены с последними К разрядами п-разрядного формнрователя кода управления, а вторые

информационные входы соединены с младшими К разрядами выходов блока из 2 (К+1)-разрядных сумматоров, (К+)-е разряды которых соединены с входами

соответствующих элементов НЕ, первые входы всех (К+1)-разрядных сумматоров объединены и подключены к (К+1) последним выходным разрядам (п+1)-разрядного двоичного счетчика, выходы блока

V

из 2 К-разрядных компараторов подключены к вторым входам соответствующих элементов И, на вторые входы (К+1)-разрядных сумматоров поданы ко- 1ды,, соответствующие номеру (К+1)-разрядного сумматора в блоке из 2 (К+1) -разрядны.х сумматоров.

Фие. 2

«

«u г

&

Изобретение относится к электротехнике и может использоваться в импульсных стабилизаторах, усилителях мощности. Целью изобретения является повышение точности и быстродействия. В данном устройстве поля разверток и тактовые интервалы преобразовательных ячеек сдвинуты по фазе на угол 1/2. Это позволяет при суммировании напряжений ячеек реализовать на нагрузке преобразователя многозонную модуляцию. Нулевые паузы симметрично размещаются в интервале полупериода тактовой частоты и не накладываются друг на друга, что позволяет увеличить точность преобразования. 3 ил. с (Л 00 ю sj КС ел

Редактор М.Дыльш

Составитель С.Лузанов ТехредЛ.Олийнык

Заказ 3406/53

Тираж 659Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, РаушскАя наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4

Корректор А« Зимокосов