Усилитель постоянного тока Советский патент 1988 года по МПК H03F3/38 

4 ю ел

00

о

00

Изобретение относится к области автоматики и информационно-измерительной техники, может быть использовано для усиления напряжений постоянного тока малых уровней, например, в микро вольтметрах постоянного тока.

Цель изобретения - уменьшение смещения нуля и дрейфа нуля.

На чертеже представлена структур- ная электрическая схема усилителя пос ;тоянного токао

: Усилитель содержит входной коммута тор , выполненный с двумя входами и одним выходом, первый вход которого ;является входом усилителя постоянного тока, а второй вход - заземлен, мо- дулятор 2, усилитель 3 переменного (Тока, демодулятор 4, фильтр 5 ник-. них частот, первый 6 и второй 7 ана- ;логовые запоминающие блоки, выход- ;ной дифференциальный усилитель 8, ге« :нератор 9 управляющего напряжения, делитель 10 частоты, счетный триггер ill, первый логический элемент И 12 I и второй логический элемент И 13

Усилитель работает следующим об. : разом

j Пусть в первый полупериод ляющего сигнала с выхода счетного |триггера П выход входного коммута- тора 1 подключается к своему заземлен :ному входуо в этом случае напряжение, обуславливающее смещение нуля Цсдд

и дрейф нуля , модулируется моду- лятором 2, усиливается усилителем 3, выпрямляется демодулятором 4 и после фильтрации фильтром 5 запоминается первым аналоговым запоминающим блоком 6 во второй половине полупе- риода управляющего сигнала на выходе триггера 11. Это обеспечивается сигналом, поступающим на управляющий вход первого аналогового з-апоминающего блока 6 с выхода первого логического элемента И 12, на входы которого пос тупают сигналы с прямого выхода счетного триггера 11 и инверсного выхода делителя 10 частотыо Запоминание выходного напряжения фильтра 5 только во второй половине полупериода управляющего выходного сигнала счетного триггера 11 позволяет исключить влияние переходных процессов в модуляторе 2, усилителе 3, демодуляторе 4 и фильтре 5 на результат запоминания напряжения смещения и дрейфа нуля. Если переходный процесс не успевает закончиться за первую половину

полупериода управляющего сигнала с выхода триггера 11, то время запоминания можно уменьшить, используя многовходовые логические элементы И 12 и 13, подключая их остальные входы к инверсным выходам других триггеров делителя 10 частоты Эти связи на чертеже показаны пунктиром Таким образом, первый аналоговый поминанщий блок 6 запоминает напряжение

и.

К,-К,

к.

см + ).

где K,;,Kj,K4 и KS - коэффициенты пере дачи соответственно модулятора 2, усипителя 3, демодулятора 4 и фильтра 5

Во второй полупериод управляющего сигнала с выхода счетного триггера 11 выход входного коммутатора 1 подключается к своему сигнальному входуо В этом случае усиливаемое нап- ряжение постоянного тока U вместе с напряж ением смещения нуля U см и дрейфа нуля модулируются модулятором 2, усиливаются усилителем 3, рыпрямляются демодулятором 4 и после фильтрации фильтром 5 запоминаются вторым аналоговым запоминающим бло ком 7 во второй половине второго по- , лупериода управляющего сигнала на выходе счетного триггера 11 Это обеспечивается сигналом, поступающим на управляющий вход второго аналогов зого запоминающего блока 7 с выхода второго логического элемента И 13, на входы которого поступают сигналы с инверсных выходов счетного триггера 11 и делителя 10 частоты

Таким образом, на втором аналоговом запоминающем блоке 7 напряжение равно

UT % K5-K4-K5(Ue,+ U,+ Ujp)oЗатем напряжение с выходов первого и второго аналоговых запоминающих блоков 6 и 7 поступает на входы дифференциального усилителя 8, на выходе которого получают

Ue UT - Ug ,-К, ( UC-M + - UCM- Ujp) +

+ Ugpe ,-K,-K,-U +

Д CMg

IF

-напряжение смещения дйффе ренциального усилителя 8 совместно со смещением пер- вот и второго аналоговых запоминающих блоков 6 и 7;

-напряжение дрейфа нуля диф- ференциального усилителя 8 совместно с дрейфом первого и второго аналоговых за-fO поминающих блоков 6 и 7,

Предлагаемый усилитель постоянного тока обладает значительно меньшими (

084

уменьшения смещения нуля и дрейфа нуля, введены входной коммутатор, второй аналоговый запоминакядий блок, выходной дифференциальный усилитель делитель частоты, счетный триггер, первый и второй логические элементы И, при этом вход фильтра нижних частот подключен к выходу демодулятора, между выходом фильтра нижних частот и инвертирующим и неинвертирующим входами выходного дифференциального усилителя включены первый и второй аналоговые запоминающие блоки соот-

Изобретение относится к автомати- квд Цель изобретения г уменьшение смещения нуля и дрейфа нуляо Усилитель содержит коммутатор 1, модулятор 2, усилитель 3 переменного тока, де модулятор 4, фильтр 5 нижних частот , аналоговые запоминающие блоки 6 и 7, дифференциальный усилитель 8, г-р 9 управляющего напряжения, делитель 10 частоты, счетный триггер 11 и логические эл-ты И 12 и 13о В первый (второй) полупериод управляющего сигнала триггера 11 напряжение, обуслав- ливающее смещение нуля и дрейф нуля (а также усиливаемое напряжение постоянного тока), последовательно модулируется, усиливается, выпрямляется и после фильтрации запоминается во второй половине первого (второго) полу- периода управляющего сигнала. Затем запомненные напряжения поступают на выходной дифференциальный усилитель Цель достигается за счет того, что запоминание выходного напряжения фильтра 5 осуществляется только во второй половине полупериода управляющего выходного сигнала триггера 11 о § Это позволяет исключить влияние пере ходных процессов в модуляторе 2, уси-J лителе 3, демодуляторе 4 и фильтре 5 на результат запоминания напряжения смещения и дрейфа нуля 1 ил. (Л

смещением нуля и дрейфом нуля, не тре«15 ветственно, к выходу генератора управбует индивидуального подбора элемен- тов и настройки и может быть выпол йен в виде интегральной микросхемы

Формула изобретения 20

Усилитель постоянного тока типа М-ДМ, содержащий последовательно со- единенные модулятор, усилитель переменного тока и демодулятор, а также 25 фильтр нижних частот, первый аналоговый запоминающий блок.и генератор управляющего напряжения, выход которого подключен к управляю1цим.входам

модулятора и демодулятора, о т л и - ЗО управляющими входами первого и второ

ро анапоговых запоминающих блоков,

чающийся тем, что с целью

ляющеК о напряжения подключены последовательно соединенные делитель частоты и счетный триггер, прямой и инверсный выходы счетного триггера соединены соответственно с первыми входами первого и второго логических элементов И и с первым и вторым управляющими входами входного коммутатора соответственно, выход которого соединен с входом модулятора, а инверсный выход делителя частоты соединен с вторыми входами первого и вто- рого логических элементов И, выходы которых соединены соответственно с

ро анапоговых запоминающих блоков,