Устройство для моделирования вершины графа Советский патент 1988 года по МПК G06F15/173 

/fffff fioamHocmu

ОЬ/ХООМ6/Х ff(/Z

JL-:Изобретение относится к вычислительной технике и может быть использовано в специализированных стохастических моделирующих установках для анализа и синтеза параллельных программ и систем.

Целью изобретения является расширение класса решаемых задач за счет моделирования вершины графа сетей Петри с кратностью дуг больше единицы.

На чертеже представлена схема устройства.

Устройство содержит первый шифра- тор 1, первый элемент ИЛИ 2, первый блок 3 памяти, коммутатор 4, сумматор 5, блок преобразования в дополнительный код (БПДК) 6, второй блок 7 памяти, схему 8 сравнения, регистр 9, второй элемент 10 ИЛИ, второй шифратор 11, третий элемент ИЛИ 12 и группу элементов И 13,

Устройство работает следующим образом,

Сначала необходимо установить ре- гистр 9 в исходное состояние - установкой У О (см, чертеж). На входы первого шифратора 1 и третьего элемента ИЛИ 2 поступают.входные сигналы событий (в сетях Петри это соответствует входным дугам) с других устройств для моделирования вершины графа (позиций), а на перрую группу входов элементов И 13 группы поступают сигналы событий и условий. Первый шифратор формирует.двоичный код адреса в первьй блок 3 памяти. Коды кратности входных и выходных дуг заносятся в первый 3 и второй 7 блоки памя

ти.

В зависимости от кода адреса на выходе первого блока 3 памяти выставляется соответствуюш;ее значение кратности входной дуги. Сигнал -с первого элемента ИЛИ 2 разрешает прохождение сигналов с выходов первого блока памяти через коммутатор 4 на первую группу входов сумматора 5, На вторую группу входов сумматора 5 поступают сигналы с выхода регистра 9, в котором содержится код веса вершины графа сети Петри, что задает маркировку сети Петри (количество фишек), С выхода сумматора 5 суммируемое но- вое значение веса вершины поступает на информационные входы регистра 9 и в момент времени, который определяется задним фронтом сигнала разреQ

с Q

5

5

Ь

0

5 о

шения, с выхода элемента ИЛИ 10 осуществляется запись нового веса вершины графа в регистр 9,

Сигналы разрешения переходов вершин графа сети Петри поступают через элемент ИЛИ 12 на четвертую группу входов коммутатора 4 и на входы второго шифратора 11, На выходе второго шифратора 11 формируется двоичный код адреса, в соответствии с которым из второго блока 7 памяти выбирается величина кратности выходной дуги, которая поступает на вторую группу входов схемы 8 сравнения. Когда вес вершины с регистра 9 равен или больше кратности выходной дуги возника ет сигнал, который поступает на первые входы элементов И 13 группы. Выходной сигнал на одном из элементов И 13 разрешает запись в регистр 9 нового значения веса вершины, которое определяется следунлцим образом: на первую группу входов сумматора 5 (при наличии сигнала с вькода элемента ИЛИ 12) поступают сигналы с БПДК 6, На вторую грзшпу входов сумматора 5 поступают сигналы с регистра 9, В результате на выходе сумматора возникает нов1:,й вес вершины, равный текущему состоянию кратности выходной дуги.

Ф о р.м ула изобретения

Устройство для моделирования вершины графа, содержащее первый и второй элементы ИЛИ, группу элементов И, схему сравнения, входы первого элемента ИЛИ являются входами дуг устройства, первые и вторые входы элементов И группы являются входами событий и условий устройства, выходы элементов, И группы соединены с входами второго элемента ИЛИ и являются выходами дуг устройства, о т л и ч а- ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет моделирования вершины { рафа сетей Петри с кратностью дуг больше единицы, в него введены третий элемент ИЛИ, первый и второй пгафраторы, первый и второй блоки памяти, коммутатор, сумматор, блок преобразования в дополнительный код, регистр, выходы-которого соединены с первыми информационными входами схемы сравнения и вторыми входами сумматора, первые входы которого соединены с выходами коммутатора, а выходы - с информационными входами

регистра, вход записи которого соединен с выходом второго элемента ИЛИ, (К+1)-й вход которого (к - число элементов И в грутте) соединен с выходом первого элемента ИЛИ и первым зшравляющим входом коммутатора, первые информационные входы которого соединены с информационными выходами первого блока памяти, адресные входы которого соединены с выходами первого шифратора, информационные входы которого соединены с

вання в дополнительный код, входы торого соединены с информационными выходами второго блока памяти и втое рыми информационными входами схемы сравнения, выход признака равенства соединен с третьими входами элементов И группы, четвертые входы которых являются входами разрешения перехоJQ дов устройства и соединены с соответствующими входами третьего элемента ИЛИ и второго шифратора, выходы которого соединены с адресными входами второго блока памяти, выход третьего

соответствующими входами первого элемента ИЛИ, вторые информационные входы коммутатора i элементами соединен с вторым управля- соединены с выходом блока преобразо- ищим входом коммутатора.

73804

вання в дополнительный код, входы торого соединены с информационными выходами второго блока памяти и втое рыми информационными входами схемы сравнения, выход признака равенства соединен с третьими входами элементов И группы, четвертые входы которых являются входами разрешения перехоJQ дов устройства и соединены с соответствующими входами третьего элемента ИЛИ и второго шифратора, выходы которого соединены с адресными входами второго блока памяти, выход третьего

i элементами соединен с вторым управля- ищим входом коммутатора.

Изобретение относится к вычислительной технике и может быть использовано в специализированных стохастических моделирукщих установках для анализа и синтеза параллельных программ и систем. Цель изобретения- расширение класса решаемых задач за счет моделирования вершины графа сетей Петри с кратностью больше единицы - достигается тем, что в устройство, содержащее два элемента ИЛИ 2 и 10, группу элементов И 13. и схему 8 сравнения, дополнительно введены два шифратора 1 и 11, два блока 3 и 7 памяти, коммутатор 4, сумматор 5, блок 6 преобразования в дополнительный код, регистр 9 и третий элемент ИЖ 12. 1 ил.