Устройство для детектирования многочастотных сигналов Советский патент 1988 года по МПК H04L27/26 

Si СП

Изобретение относится к технике передачи дискретной информации и может быть использовано в многочастотных устройствах преобразования сиг- :налов (модемах) с амплитудно-фазово iмодуляцией (АФМ).

; Цель изобретения - повышение по- мехоустойчивости за счет коррекции линейных искажений сигнала, : На фиг. 1 представлена структурная электрическая схема предлагаемо ; го У С трои С ТВ фиг. 2 - вариант ; выполнения корректора.

Устройство для детектирования ;многочастотных сигналов содержит ;.(фиг. 1) фазовый корректор 1, первы и второй перемножители 2 и 3, сум- :матор 4, многоканальный коррелятор 5, блок 6 вычисления разности фаз, ; анализатор 7 расстройки фаз, многоканальный накопитель 8, декодер 9, (анализатор 10 расстройки частоты, iпервый запоминающий блок 11, распре

делитель 12 тактовых импульсов и вт

него считываются все N отсчетов в последовательности, задаваемой вторым счетчиком 23. Суммирование двоичных сигналов с выходов первого и второго счетчиков 22 и 23 в сумматоре 21 обеспечивает смещение адреса ячейки записи и начала считывания. Считанные с частотой FP из ОЗУ 1 N отсчетон группового сигнала ЗСп) последовательно поступают на входы первого и второго перемножителей 15 и 16. На вторые входы первого и второго пе- ремиожителей 15 и 16 из первого и

второго постоянных запомкнак8цих блоков (ПЗУ) 19 и 20 синхронно поступают N отсчетов соответствующего варианта корректирующего сигнала. Во втором ПЗУ 20 хранятся отсчеты М вариантов корректиругацих сигналов, а в первом ПЗУ 19 - столько же вариантов соответствующих сигналов, преобразованных по Гильберту. Корректирующие сигналы из них извлекаются синх

Изобретение относится к технике передачи дискретной информации. Цель изобретения - повьшение помехоустойчивости за счет коррекции линейных искажений сигнала, В устр-во для достижения цели введены фазовый корректор 1, перемножители 2, 3 и второй запоминающий блок (ЗБ) 13. Входной многочастотный сигнал, пройдя через фазовый корректор 1, поступает на два перемножителя 2 и 3. Выходные сигналы перемножителей су 1мируются в сумматоре 4 и поступают на вход многоканального коррелятора 5, в котором осуществляется вычисление коэффициентов корреляции с синфазным и квадратурным опор сигналами всех частотных подканалов модема, включая н пилот-сигналы. В блоке 6 коэф.корреляции пересчитываются т. обр., чтобн устранить сдвиг фаз между несущими и опорными колебаниями. Анализатор 7 расстройки фазы, многоканальньй накопитель 3 иЗБ 13 формируют сигналы синуса и косинуса смещения фаз для кaж,oгo подканала, а анализатор 10 расстройки частоты совместно с ЗБ 3 формируют опорные сигналы на перемно- у « жители 2 и 3, осуществляя коррекцию сдвига частоты в канапе св.язи, ф-лы, 2 ил. з.п. 2

рой запоминагаций блок (ПЗУ) 13.

Фазовый корректор 1 содержит (фиг. 2) оперативный запоминающий блок (ОЗУ) 14, первьш и второй перемножители 15 и 16, первый и второй накопители 17 и 18, первый и второй постоянные запоминающие блоки (ПЗУ) 19 и 20, сумматор 21, первый и второ счетчики 22 и 23 о

Устройство работает следующим образом, ,

Входной цифровой сигнал (фиг. 1) S(n ), где с 1/Fa - интервал дискретизации, Кл - частота дискретизации, , 1, 2, ... - текущий, номер отсчета, последовательно запоминается в оперативном запоминающем блоке (ОЗУ) 14 фазового корректора 1 (фиг. 2). Запись осуществляется по адресам, задаваемым первым счетчиком 22. Разрядность первого и второго счетчиков 22 и 23, число ячеек ОЗУ 14 определяется длиной импульс- ной реакции фазового корректора 1, которую в дальнейшем для упрощения называют корректируюп;им сигналом. Для определенности полагаем число отсчетов корректирующего сигнала равным N.,

Отсчеты группового сигнала считываются из ОЗУ 14 с тактовой частотой NF, т.е. на каждом такте дискретизации (на интервале времени между двумя тактами записи в ОЗУ 14) из

0

5

0

5

0

5

Корректирующие сигналы рассчиты ваются на этапе проектирования.по известной методике.

Каждый вариант корректирующего сигнала представлен N отсчетами, амплитуды которых записаны числами в двоичном представлении.. Адресация ячеек первого и второго ПЗУ 19 и 20 выбрана таким образом, что старшие двоичные разряды числа М определяют номер варианта корректирующего сигнала, а j младших разрядов (где N 2) задают номер отсчета. В результате этого синхронная работа ОЗУ 14 и ПЗУ 19 и- 20 достигается тем, что адресация их ячеек осуществляется одним и тем же .вторым счетчиком 23. Значения старших разрядов адреса первого и второго ПЗУ 19 и 20 задают с помощью внешнего сигнала, в зависимости от требуемого шаблона..

Результаты перемножений отсчетов входного сигнала и корректирующих на каждом тактовом интервале суммируются в первом и втором накопителях 17 и 18. В дальнейшем сигналом FO состояние второго счетчика 23 изменяется на единицу. В результате очередной отсчет .входного сигнала S() записывается в ячейку ОЗУ 14 с новым адресом. Затем вновь считываются все N отсчетов из ОЗУ 14 в порядке, смещенном на единицу относительно предыдутдего цикла, и весь описанный цикл работы фазового корректора 1 повторяется. Сигналы ) и иг () с выходов первого и второго накопителей 17 и 18 фазового корректора 1 поступают соответственно на первые входы первого и второго перемножителей 2 и 3 (фиг. 1), в которых последовательно перемножаются с отсчетом цифровых сигналов sinQt и cosQt, считываемых из ПЗУ 13 второго запоминающего блока в соответствии с Сигналом управления анализатора 10 расстройки частоты. Выходные сигналы перемножителей суммируются в сум- маторе 4 и поступают на вход многоканального коррелятора 5, в котором осуществляется вычисление коэффициентов корреляции с синфазным и квадратурным опорными сигналами всех частотных подканалов модема, включая и пилот-сигналы:

Xj, 2Z ) sinco nt

htNo

NO+N

(1)

Y (n ) .

Затем в блоке 6 вычисления разности фаз коэффициенты корреляции пересчитываются таким образом, чтобы устранить сдвиг фаз между несущими и опорными колебаниями:

Х X coscp - Y s inq. . (2) Y , + Y coscf.

Пересчитанные проекции X и Y поступают на входы анализатора 7 расстройки фазы, где для каждого подканала производится вычисление расстройки фаз

sinq. X,Y

Ко

+ Х,„,

(3)

где X у,д и Y д - координаты принятого сигнала после принятия решения.

Полученные значения sin if, усредняются в многоканальном накопителе 8 и поступают на первый запоминающий блок 11, задавая адрес ячеек, в которых записаны отсчеты функций sincf и cos q,На вход анализатора 10 расстройки частоты поступает сигнал проекции пилот-сигнала на квадратурную ось, которьм пропорционален величине на10

5

0

5

0

5

0

5

0

5

бега фазы пилот-сигнала относительно опорного сигнала за время длительности посьтки. Усредненное в анализаторе 10 значение этого сигнала поступает в качестве адреса на зходы второго запоминающего блока 13- В соответствии с этими ад,реса№1 из него на каждой посылке 1-:зБлекя тсл отсчеты функций sincp и costf, которые поступают на соответствующие входы первого и второго пере - ножите-- лей 2 и 3, осугцествляя коррекц1ж сдвига частоты в канале связи,

Формула изобретения

первого постоянного запоминакяцего блока, управляющий и сигнальный входы фазового корректора являются соответственно управляющим и информационным входами устройства.

входу первого перемнолсителя, выход которого соединен с входом первого накопителя, и к первому входу второго перемножителя, второй вход и выход которого соединены соответственно с выходом первого постоянного запоминающего блока, второй вход которого подключен к второму входу второго

2, Устройство по п. 1, отличающееся тем, что фазовый корректор содержит два счетчика, one- ю постоянного запоминаю1 ;его блока, и с ративный запоминающий блок, два.пе- входом второго накопителя-, выход которого и выход первого накопителя являются выходами фазового корректора, сигнальным и управлякядим втсодами ко- 15 торого являются соответственно второй вход оперативного запоминающего блоремножителя, два накопителя, два постоянных запоминаюищх блока и сумматор, первый и второй входы и выход которого соед снены соответственно с выходом первого счетчика, с выходом второго счетчика, который подключен к первому входу первого постоянного запоминагацего блока, и с первым вхока и второй вход второго постоянного запоминающего блока, первый вход и выход которого соединены соответствендом оперативт ого запоминающего блока, 2о с выходом второго счетчика и с выход которого подключен к первому вторым входом первого перемножителя.

входу первого перемнолсителя, выход которого соединен с входом первого накопителя, и к первому входу второго перемножителя, второй вход и выход которого соединены соответственно с выходом первого постоянного запоминающего блока, второй вход которого подключен к второму входу второго

постоянного запоминаю1 ;его блока, и с входом второго накопителя-, выход которого и выход первого накопителя являются выходами фазового корректора, сигнальным и управлякядим втсодами ко- торого являются соответственно второй вход оперативного запоминающего блока и второй вход второго постоянного запоминающего блока, первый вход и выход которого соединены соответствен1 2

KSj70K 3

---