Устройство для приема сигналов с фазовочастотной модуляцией Советский патент 1991 года по МПК H04L27/32 

13

иап

ЈМ

О

сь ел ел ы

ND

Изобретение относится к радиотехнике и может использоваться для широкого класса систем высокоскоростной передачи информации.

Цель изобретения - повышение помехоустойчивости.

На фиг,1 изображена структурная электрическая схема предлагаемого устройства на фиг.2 - схема блока выделения несущей.

Устройство содержит частотный детектор 1, первый интегратор 2, второй блок 3 задержки, блок 4 исправления ошибок, первый блок 5 задержки, второй ключ 6, второй генератор 7 частот, четвертый блок 8 задержки, смеситель 9, блок 10 выделения несущей, первый генератор 11 частот, первый ключ 12, первый 13, второй 14 фазовые детекторы, второй 15, третий 16 интеграторы, сумматор 17, третий блок 18 задержки, управляемый фазовращатель 19, пятый блок 20 задержки, перемножитель 21, четвертый интегратор 22,

Блок 10 состоит из умножителя 22 частоты на два, узкополосного фильтра 24, делителя 25 частоты на два, перемножителя 26, фильтра 27 нижних частот и опорного генератора 28.

Устройство для приема сигналов с ФЧМ работает следующим образом.

Пусть на вход устройства поступает ФЧМ-сигнал с модуляционным форматом 2f- , который можно представить в следующем виде:

S(t) A cos( Ш0+ coi(t)) t + j(t) да ро I где А- амплитуда принимаемого ФЧМ-сиг- нала;

ш0и р0 - соответственно центральная круговая частота и постоянная составляющая мгновенной начальной фазы ФЧМ-сиг- нала;

ftj(t)- закон изменения во времени мгновенной частоты ФЧМ-сигнала;

j(t)rt- закон изменения во времени значения мгновенной начальной фазы ФЧМ- сигнала, j Ј{1,2},

На выходе частотного детектора 1 по результатам приема элемента сигнала за тактовый интервал Т времени формируется напряжение, которое является функцией отклонения значения частоты ш0+ (t) принятого элемента сигнала S(t) от частоты настройки частотного детектора 1 (% + &м):

ичд(т,) 5д((Уо+ «i(t))-(Mi+ ол)) - 8д(ед (t) - ад),

где 5д - крутизна детекторной характеристики частотного детектора.

Напряжение 11Чд(1) с выхода частотного детектора 1 поступает на вход интегратора 2, в котором интегрируется за время тактового интервала Т. На выходе интегратора 2 имеют напряжение следующего вида:

Ui(t)-C-S,JJ(ffli(t))dt .

где С - константа.

Напряжение Ui(t) может принимать два значения:

С-5д-2л;если в момент времени tt(t)2 - уровень логической единицы;

если в момент времени ti(t)1 - уровень логического нуля,

0 Ui(t)

О,

I

5

0

5.;

0

5

0

5

0

5

и может быть представлено цифровым кодом F i (t-T) i1 (t-T)-1, где i1 (t-T) - решение о текущем (с задержкой на Т) индексе (О или 1) разрешенного значения мгновенной частоты принимаемого сигнала S(t).

Задержанный в блоке 5 на один такт Т и в блоке 8 на два такта 2Т входной сигнал S (t) A- coi/t-3T) t + j(t-3T)7r+ p0 поступает на один вход смесителя 9, на другой вход которого поступает сигнал 5ДГч|(1- ЗТ)В соз(ад/ (t-3T) с частотой ед(г-ЗТ) с одного из выходов генератора 7, который из

опорного колебания Se(t) H-cos(o4t ) с

частотой ftjj и амплитудой Н, поступающего на его вход с выхода блока 10, создает два одновременно действующих колебания Здгщ и 5Дгч2 с одинаковой амплитудой Вис различными центральными частотами Wi и 0)2 , равных разности между разрешенными частотами (оь+wi ), (ш0+ Сф) принимаемого сигнала S(t) и частотой оь, используемой для когерентной подстройки опорного генератора 28 в блоке 10:

5дгч| В COS(Wi t ).

Выбор одного изданных сигналов осуществляется ключом 6 в соответствии с цифровым кодом Fi(t-3T)l(t-3T)-1, поступающим на его управляющий вход с выхода блока 4. На выходе смесителя 9 имеют сигнал

S4(t) IA В +j(

С выхода смесителя 9 сигнал (t) поступает на вход умножителя 23 (на вход блока 10), на выходе которого образуется сигнал вида:

S41(t) L , где L - амплитуда сигнала S41(t).

Сигнал SA (t), пройдя через узкополосный фильтр 24, настроенный на частоту 2oio, поступает на ЁХОД делителя 25, на выходе которого получают сигнал вида:

Ss(t) М- cosftJbt, где М - амплитуда сигнала Ss(t).

Тем самым устраняется фазовая модуляция в сигнале S4(t). Сигнал Ss(t) поступает на первый вход перемножителя 26, на второй вход которого поступает сигнал Se(t) с частотой Шо, а на выходе которого образует- ся сигнал

STW - 3М H CCOS (««о - fel+co8l(OJb +оД +f

который поступает на вход фильтра 27, на выходе которого имеется низкочастотное на-

пряжение L)5(t) -sM -H-COs()t-#o),

которое подстраивает опорный генератор 28. Таким образом частота опорного сигнала Se(t), генерируемого опорным генератором

28, . С выхода блока 10 опорный сигнал Se(t) поступает на вход генератора 11, который создает два одновременно действующих колебания Зогчч и 50гч2 с одинаковой амплитудой В и постоянной составляющей мгновенной начальной фазы р0, но с различными центральными частотами ( WQ+ ом) и ( + (Уг), равных значениям разрешенных частот принимаемого сигнала S(t)

Sor4j В cos( (DO+ ад) t + р0.

Сигнал 5огч| с 1-го выхода генератора 11 поступает на второй вход фазового детектора (13 или 14), на первый вход которого с выхода блока 5 поступает принятый сигнал, задержан- ный на время одного такта и имеющий вид

S (t) A cos(ftfe+ wi(t-T) t + j(t-T) л+ р0}.

На выходе фазового детектора (13 или 14) получают напряжение, являющееся функцией разности мгновенной фазы принятого сигнала (задержанного на время одного такта Т) и мгновенной фазы сигнала 50т|, а также функцией разности мгновенных частот этих сигналов ифД| К cos(ute+ ftJi(t-T) t + j(t-T) 7Г+ p0- (Шо+ + ад) t К cos( Ui(t-T) -ад1 + j(t-T) я, где К - масштабный коэффициент,

Напряжение 1)фД| с выхода фазового детектора (13 или 14) поступает на вход(1+1)-го интегратора (15 или 16), в котором интегрируется за время тактового интервала Т. На выходе (1+1)-го интегратора имеется следующее напряжение:

U2I С- К fJcosK ад (t-T) - ад t + j(t-T) .

Данное напряжение может принимать только два значения:

С -К -Т, если ад(т-Т) ад и j(t-T) 2 - уровень логической единиL)2i цы;

О,во всех остальных случаях-

уровень логического нуля.

Напряжение 1)21 с выхода (i+1)-ro фазового детектора (15 или 16) поступает на i-й вход сумматора 17. В случае, когда на входе

tj(t-T) 2, на l(t-T}-OM входе сумматора 17 имеется напряжение, соответствующее уровню логической единицы, а на другом входе сумматора 17 напряжение, соответствующее уровню логического нуля. В этом случае на выходе сумматора 17 имеется напряжение, соответствующее уровню логической единицы, а в случае, когда tj(t-T) 1, на двух входах сумматора 17 и на выходе сумматора 17 имеется напряжение, соответствующее уровню логического нуля. Сигнал, поступающий с выхода сумматора 17 можно описать цифровым кодом Fj(t-2T) Xt-2T}-1. Данный цифровой код Fj(t-2T) с выхода сумматора 17 поступает на управляющий вход управляемого фазовращателя 9. на сигнальный вход которого с одного из выходов генератора 11 через блок 18, который задерживает сигнал на время одного такта Т, поступает сигнал

Зогч , 1(t-T) В cos( WQ+ У|1(х-2л))1 + фо.

Выбор этого сигната из сигналов Зогчт и 50гч2 осуществляется ключом 12 в соответствии с цифровым кодом Fi(t-T), поступающим на его управляющий вход с выхода первого интегратора 2. Управляемый фазовращатель 19 под действием цифрового кода Fj(t-2T) дискретно изменяет значение мгновенной начальной фазы сигнала 5огч (t-2T). На выходе управляемого фтзояращателя формируется опорный ФЧМ-сигнал

Si(t) В cos( о)о+ ад1(х-2Т))г + J(t-2T) rt)+ .

Данный сигнал с выхода управляемого фазовращателя поступает на второй вход перемножителя 21, на первый вход которого поступает принятый сигнал, задержанный блоком 5 на время одного такта Т и блоком 20 на время одного такта Т: S(t) A cos(ufe+ ui(t-2T))t + j(t-2T) л)+ ро.

В перемножителе 21 сигналы Si(t)n S(t) перемножаются и на выходе перемножителя 21 получают напряжение

(t) A В cos( (t-2T))t+j(

(aJo-kiJi1(t-2T))t-j(t-2T)7r-)o A x

х В (г-2Т)ад1(т-2Т)1, которое интегрируется за время тактового интервала Т интегратором 22 на выходе которого получают напряжение

U3(t) C-2-A-B/JcosH(t-2T)(t-2T)tdt, которое может принимать только два значения:

ip Д R тесли в момент времени t 2 L-M-о- 11( 2Т) 2Т) уровень

логической единицы; если в момент времени t(t-2T) i (t-2T) - уровень логического нуля.

U3(t)(

О,

и может быть представлено в виде цифрового кода

Рош I i(t-2T) - Г (t-2T) I-1I .

Цифровой код с выхода интегратора 22 поступает на второй вход блока 4, на первый вход которого с выхода интегратора 2 через блок 3 с временем задержки на время одного такта Т поступает цифровой код Ff (t-3T) - i1 (t-3T) -1, значение которого в блоке 4 в момент времени t изменяется, если в этот момент РОШ 0, и не изменяется, если Р0ш «1. На выходе блока 4 имеют решение о текущем (с задержкой на 3) индексе разрешенного значения мгновенной частоты ФЧМ-сигнала S(t) в виде цифрового кода

Fi (t-3T)l(t-3T)-1. Формула изобретения 1. Устройство для приема сигналов с фазовочастотной модуляцией, содержащее частотный детектор, вход которого и вход первого блока задержки являются входом устройства, выход частотного детектора соединен с входом первого интегратора, последовательно соединенные смеситель, блок выделения несущей и первый генера- тор частот, первый и второй выходы которого соединены соответственно с первым и вторым входами первого ключа, выход блока выделения несущей соединен с входом второго генератора частот, выходы которого соединены с соответствующими входами второго ключа, выход первого блока задержки через первый фазовый детектор соединен с входом второго интегратора, выход второго ключа соединен с первым входом смесителя, отличающееся тем, что, с целью повышения помехоустойчивости, введены второй-пятый блоки задержки,

блок исправления ошибок, последовательно соединенные второй фазовый детектор, третий интегратор, сумматор, управляемый фазовращатель, перемножитель и четвертый интегратор, причем выход первого интегратора через второй блок задержки соединен с первым входом блока исправления ошибок, второй вход которого соединен с выходом четвертого интегратора, а выход - с входом второго ключа и является первым выходом устройства, выход первого интегратора соединен с третьим входом первого ключа, выход которого через третий блок задержки соединен с вторым входом управляемого фазовращателя, выход первого блока задержки через четвертый блок задержки соединен с вторым входом смесителя, выход первого блока задержки соединен с первым входом второго фазового детектора, второй вход которого соединен с вторым выходом первого генератора частот, первый выход которого соединен с вторым входом первого фазового детектора, выход второго интегратора соединен с вторым входом сумматора, выход которого является вторым выходом устройства, выход первого блока задержки через пятый блок задержки соединен с вторым входом перемножителя.

2. Устройство поп.1,отличающее- с я тем, что блок выделения несущей содержит последовательно соединенные умножитель частоты на два, узкополосный фильтр, делитель частот на два, перемножитель, фильтр нижних частот и опорный генератор, выход которого соединен с вторым входом перемножителя и является выходом блока выделения несущей, входом которого является вход умножителя частоты на два.

Изобретение относится к радиотехнике и может использоваться для широкого класса систем высокоскоростной передачи информации. Цель изобретения - повышение помехоустойчивости. Устройство содержит частотный детектор 1, первый, второй, третий, четвертый интеграторы 2, 15, 16, 22, второй, первый, четвертый, третий, пятый блоки 3, 5, 8, 18, 20 задержки, блок 4 исправления ошибок, второй, первый ключи 6, 12, второй, первый генераторы 7, 11 частот, смеситель 9, блок 10 выделения несущей, первый, второй фазовые детекторы 13, 14, сумматор 17, управляемый фазовращатель 19, перемножитель 21. Введение блоков 3, 8, 18, 20 задержки, блока 4 исправления ошибок, фазового детектора 17, управляемого фазовращателя 19 и перемножителя 21 обеспечивает достижение указанной цели. 1 з.п. ф-л7ы, 2 ил. 7

т

МгНЖН11гНЖ

Фиг. 2

9Я

Ж