Цифровой частотный детектор Советский патент 1992 года по МПК G01R23/00 

Изобретение относится к радиотехнике и может быть использовано при приеме аналоговых и цифровых частотно-молулированных сигналов.

Известны устройства для измерения частоты гармонического сигнала, основанные на получении мгйовенных значений его напряжения через эталонные промежутки времени.

Недостатками этих устройств являются низкие точности и. помехоустойчивость .

Наиболее близким к предлагаемому техническим решением является устройство для измерения частоты гармонического сигнала, получающее мгновенные значения входного сигнала V, , 4 Vj, следующие одно за другим через эталонные промежутки времени Т.., и определяющее частоту

сигнала по формуле

L.

Va + V

(1)

arccos -

2V:

/V3|

2)

Р

при

или по формуле

f -1 arccos у, (3)

Р

(4)

при

1Г

З язэгб...;где

Р порог срабатывания устрой ства;

,

где AQ - амплитуда входного сигнала. Это устройство содержит арккосинусный преобразователь, выход которого является выходом устройства, АЦП, информационный и тактовый входы которого являются соответствующими входами устройства, а выход подключен к-информационному входу регистра тактовый вход которого соединен с тактовым входом АЦП, а первая и вторая группы выходов подключены соответственно к входам первого и второго преобразователей, первый и второй выходы которых соответственно соединен с первым, вторым, третьими четвертым входами мультиплексора, первый и второй выходы которого подключены к соответствующим входам делителя, выход которого соединен с входом арккосинусного преобразователя, при этом вход порогового блока соединен с вторым выходом первого преобразователя.

а выход - с управляющим входом мультиплексора.

Недостатком данного устройства является низкая помехоустойчивость, обусловленная вследствие воздействия шумов возможным делением на ноль при вычислении частоты по формуле (З). Кроме того, для выбора значения

порога срабатывания Р требуется информация об амплитуде входного сигнала.

Цель изобретения - повышение помехоустойчивости.

Поставленная цель достигается тем, что в цифровой частотный детектор, содержащий арккосимусный преобразователь, АЦП, регистрj первый и второй преобразователи, мультиплексор, делитель, введены компйратор, пороговый блок, элемент задержки и дополнительный регистр, информационный вход которого подключен к выходу делителя, а выход - к Bxojqy арккосинусногопре5 образователя. Тактовый вход дополнительного регистра соединен через элемент задержки с тактовым входом АЦП, а разрешающий вход - с выходом порогового блока, вход которого соединен

0 с вторым выходом мультиплексора. Первый и второй входы компаратора подключены соответственно к вторым входам первого и второго преобразователей, а выход - к управляющему

5 входу мультиплексора,

В заявляемом устройстве сравниваются между собой модели знаменателей аргументов функции арккосинус, при

0 2/V4 - V2/ 2/V4/,, (5)

вычисление производится по формуле (3), при2|у4 - 2/Vj/ (6)

вычисление производится по .формуле (1). Это не исключает необходимость в априорной информации об А и обеспечивает вычисление по формуле, которая в данной точке внесет меньшую погрешность в результате демодуляции. Результат демодуляции, полученный при

2|V4-V2 0,

(7) .

в отличие от прототипа на выход детектора не пропускается. На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит АЦП 1, регист 2, первый 3 и. второй j преобразователи, Мультиплексор 5 делитель 6, дополнительный регистр 7 арккосинусный преобразователь 8, пороговый блок 9 элемент 10 задержки, компаратор 11.

Выход АЦП 1, информационный и тактовый входы которого являются COOTветствующими входами детектора, соединен с информационным входом регистра 2, тактовь|й вход которого подключен к тактовому входу АЦП 1, Первая и вторая группы выходов регистра 2 соединены соответственно с входами первого 3 и второго преобразователей, первый и второй выходы которых подключены соответственно к первому, второму, третьему и четвертому входам мультиплексора 5. Первый и второй выходы мультиплексора 5 соединены с соответствующими входами делителя 6, выход которого через дополнительный регистр 7 подключен к входу арккосинусного преобразователя 8, выход которого является выходом детектора. Вторые выходы первого 3 и второго преобразователей соединены соответственно с первым и вторым входами компаратора 11, выход которого подключен к управляющему входу мультиплексора 5. Вход порогового бло,ка 9 соединен с вторым выходом муль|типлекеора 5, а выход - с разрешаю|щим входом дополнительного регистра 7 ;тактовый вход которого подключен через элемент 10 задержки к тактовому входу АЦП 1. Регистр 2 состоит из регистров 12-16 сдвига. Информационный вход регистра 12 является входом регистра 2, выходы регистров 13-15 и выходы регистров 12-16 составляют первую и вторую группы выходов регистра 2 соответственно. Первый 3 преобразователь содержит сумматор 17 и умножитель 18 на два, выходы которых соответственно являются первым и вторым выходами преобразователя 3, а входы - входами преобразователя 3. Второй преобразователь состоит из сумматоров 19 и 21 и умножителя 20 на два. Входы сумматоров 19 и 21 являются входами второго преобразователя Ц, а выходы блока 20 умножения на два и сумматора 21 - соответственно вторым и первым его выходами. Мультиплексор 5 содержит ключи 22-25, информационные входы

Которых являются первым, вторым, третьим и четвертым входами мультиплексора 5 соответственно, схемы ИЛИ 26 и 27, выходы которых являются соответственно первым и вторым выходами мультиплексора 5. Управляющие входы ключей 22-25 подключены к управляющему входу мультиплексора 5. Арккосинусный преобразователь 8 выполняется в виде постоянного запоминающего устройства (ПЗУ). Компаратор 11 содержит последовательно соединенные первый определитель 31 модуля, собственно компаратор 33, выход которого соединен с управляющим входом мультиплексора 5, а второй вход - с выходом второго определителя 32 модуля. Входы определителей 31 и 32 модуля являются соответственно первым и вторым входами компаратора 11. Пороговый блок Э содержит последовательно соединенные определитель 2В модуля, компаратор 29, выход которого является выходом порогового блока 9 а второ вход соединен с выходом запоминающего устройства 30 порогов, при этом вход определителя 28 модуля является входом порогового блока 9.

Тактовые импульсы на соответствующий вход устройства поступают от генератора импульсов. Период выдачи этих импульсов TO выбирается и устанавливается заранее, заранее также зычисляется и вводится в арКкосинусный преобразователь 8 коэффициент 1/2йТд. Перед началом работы вводится в запоминающее устройство 30 ПОРОГОВ порог (малая величина, о).

Детектор работает следующим образом.

Демодулируемый сигнал поступает на информационный вход АЦП 1. АЦП 1 производит с интервалом Т преобразование мгновенных значений напряжения ЧМ-сигнала V(t) V(iTo) V,в двоичный сигнал, который поступает в регистр 2. В установившемся режиме на входы первого преобразователя 3 поступают сигналы V, V и V на .входы второго преобразователя-А сигналы , V, V2 и V|. На первом и втором выходах первого преобразователя 3 появляются сигналы (V. 4)и 2V-5 соответственно, на и втором выходах второго преобразователя k - соответстеенно

Изобретение касается электро- радиоизмерений и может использовать-•ся при определении частоты аналоговых и цифровых частотно-модулированных гармонических сигналов. Целью изобретения является повышение помехоустойчивости измерений. Цифровой частотный детектор содержит аналого-цифровой преобразователь 1, регистр 2, преобразователи 3 и Ц, мультиплексор 5, делитель 6 и арк- косинусный преобразователь 8. Введение дополнительного регистра 7» порогового блока S, элемента 10 задержки и компаратора 11 позволило повысить помехоустойчивость за счет исключения воздействия внутренних шумов на результат определения частоты. 1 ил.(Лс: