Устройство для определения экстремальных чисел Советский патент 1992 года по МПК G06F7/04 

Изобретение относится к области технической кибернетики и может быть исполь- зованодля построения технических средств классификации, поиска информа1(ШГ моделирования нечетких рассуждений и алгорит- мов, процессов принятия решений в нечетких условиях.

Известно устройство для определения максимального числа, содержащее элемент ИЛИ и п узлов анализа, каждый из которых состоит из триггера, первого и второго Элемента И, элемента НЕ.

Недостатком этого устройства является то, что оно йе определяет минимального числа и результата максиминной компози- ции.

Известно также устройство для сравнения чисел, содержащее коммутатор, счетчик, регистр, схему сравнения, элемент И, генератор.

Недостатком этого устройства является то, что оно не вычисляет результата максиминной композиции.

Известно также устройство для определения локальных экстремумов, содержащее блок управления, три схемы сравнения, счетчик номера канала, регистр порога, три буферных регистра, регистр экстремума, вход запуска, информационные входы устройства и входы предварительной установ- ки, кроме того, блок управления содержит два элемента И, два триггера, счетчик, дешифратор и вход тактовых сигналов.

Недостатком этого устройства является то, что оно не может осуществлять поиск результата максиминной композиции.

Наиболее близким к предложенному по технической сути является устройство для определения локальных экстремумов, содержащее распределитель импульсов, два регистра, две схемы сравнения, триггер, регистр порога, элемент И, формирователь переднего фронта импульса, регистр номера канала, счетчик номера канала.

Недостатком этого устройства является то, что оно не обеспечивает поиск результата максиминной композиции.

Цель изобретения - расширение функциональных возможностей устройства за счет определения результата максиминной композиции.

Поставленная цель достигается тем, что устройство для определения экстремальных чиссп, содержащее два регистра, регистр результата, триггер, элемент И, причем входы первого регистра являются входами анализируемого числа устройства, выход триггера соединен с первым входом элемента И, дополнительно содержит два блока максимума, два блока сравнения, генератор импульсов, группу из m элементов И, где m - разрядность чисел, элемент ИЛИ, элемент И, элемент И-ИЛИ, три элемента НЕ, четыре элемента задержки, причем вход младшего разряда первого регистра является последовательным входом первого числа устройства, а выход старшего разряда первого регистра соединен через первый элемент НЕ с первым информационным входом первого блока максимума, входы разрядов второго регистра являются входами второго числа устройства, а выход старшего разряда второго регистра соединен с первым входом первого элемента И элемента И-ИЛИ и первым входом второго элемента И, второй вход которого является входом первого признака типа операции устройства, а выход соединен с первым входом элемента ИЛИ, второй вход которого соединен с последовательным входом второго числа устройства, а выход соединен с входом младшего разряда второго регистра, вход второго признака типа операции устройства соединен с вторым и первым входами соответственно первого и второго элементов И элемента И-ИЛИ и первым входом третьего элемента И, второй вход которого соединен с выходом старшего разряда регистра результата и вторым входом второго элемента И элемента И-ИЛИ, выход которого соединен через второй элемент НЕ с вторым информационным входом первого блока максимума, выход которого соединен через третий элемент НЕ с первым информационным входом второго блока максимума, второй информационный вход которого соединен с выходом третьего элемента И, а выход соединен с входом младшего разряда регистра результата, выходы разрядов которого соединены с первыми входами элементов И группы, выходы которых являются информационными выходами устройства, а вторые входы соединены с выходом первого блока сравнения и входом установки в ноль триггера, вход установки в единичное состояние которого является входом запуска устройства, выход генератора импульсов соединен с вторым входом первого элемента И, выход которого соединен с входом пересчета второго блока сравнения, через первый элемент задержки с входом синхронизации первого блока максимума и с входом второго элемента задержки, выход которого соединен с входом Синхронизации второго блока максимума и через третий элемент задержки с входами синхронизации первого, второго регистра и регистра результата, входы установки в нулевое и единичное состояние которого являются соответственно входами третьего и четвертого признаков типа операции устройства, выход второго блока сравнения соединен через четвертый элемент задержки с входом сброса этого же блока, первым входом первого блока сравнения и входами установки в единичное состояние первого и второго блоков максимума, информационные входы второго блока сравнения являются входами разрядности чисел устройства, вход сброса первого блока сравнения является входом сброса устройства, информаци- онные входы первого блока сравнения являются входами равномерности множества чисел устройства, кроме того, каждый блок сравнения содержит двоичный счетчик, регистр и схему сравнения, причем счетный вход счетчика соединен с входом пересчета блока, вход сброса счетчика в нулевое состояние соединен с входом сброса блока, входы разрядов регистра соединены с информационными входами блока, входы первой группы схемы сравнения соединены с выходами счетчика, входы второй группы схемы сравнения соединены с выходами разрядов регистра, выход схемы сравнения является выходом блока,

На чертеже показана функциональная схема устройства.

Устройство для определения экстремальных чисел содержит приемные регистры 3 и 8, регистр 19 результата, элементы И 5, 16 и 25, элемент ИЛИ 6, элемент И-ИЛИ 12, элементы НЕ 13, 14 и 17, блоки 15 и 1В максимума, генератор 24, триггер 23, блоки 26 и 29 сравнения, элементы 28, 37-39 задержки, группу элементов И 32. Каждый блок сравнения содержит двоичный счетчик 34, регистр 35 и схему сравнения 36. Первая входная шина 1 и последовательный вход 2 устройства соединены соответственно с параллельным и последовательным входами приемного регистра 3. Вход 4 первого признака Pi устройства соединен с входом элемента И 5, выход которого соединен входом элемента ИЛИ 6, второй вход которого соединен с вторым последовательным входом 7 устройства, а выход-с последовательным входом приемного регистра 8, параллельный вход которого соединен с второй входной шиной 9 устройства, а его вход установки всех разрядов в единичное состояние S соединен с входом 10 пятого признака РБустройства. Вход 11 второго признака Р2 устройства соединен с вторым и третьим (инверсным) входами элемента И-ИЛИ 12 и входом элемента И 16. Выход регистра 8 соединен с первым входом элемента И- ИЛИ 12 и входом элемента И 5. Последовательный выход регистра 3 соединен через элемент НЕ 14 с первым входом блока 15 максимума, а выход элемента И-ИЛИ 12

соединен через элемент НЕ 13 с вторым входом блока 15 максимума, выход которого соединен через элемент НЕ 17 с вторым входом блока 18 максимума, Выход элемента И 16 соединен с первым входом блока 18 максимума, выход которого соединен с последовательным входом регистра 19, вход сброса (R) в нулевое состояние которого соединен с входом 20 третьего признака Рз

устройства, а его S-вход соединен с входом 21 четвертого признака РА устройства. Последовательный выход регистра 19 соединен с входом элемента И 16 и четвертым входом элемента И-ИЛИ 12, а его параллельный выход соединен с первыми входами группы элементов И 32. Вход 22 запуска устройства соединен с S-входом триггера 23, прямой выход которого соединен с входом элемента И 25. Выход генератора 24

соединен с другим входом элемента И 25, выход которого соединен с входом элемента 37 задержки и счетным входом (+1) блока 26 сравнения, третий информационный которого соединен с шиной 27 разрядности

чисел устройства, а его выход соединен через элемент 28 задержки с S-входамц блоков 15 и 18 максимума, вторым R-входом сравнения 26 и (+1)-входом блока 29 сравнения, R-вход которого соединен с входом 30

сброса устройства в исходное состояние, а его D-вход соединен с шиной 31 размерности множества чисел устройства. Выход блока 29 сравнения соединен с R-входом триггера 23 и вторыми входами группы элементов И 32, выход которой соединен с выходной шиной 33 устройства. Кроме того, (+1)- и R-входы блока 25 соединены с одноименными входами счетчика 34, а его D- вход соединен с параллельным входом

регистра 35. Выходы счетчика 34 и регистра 35 соединены с входами компаратора 36, выход которого соединен с выходом блока 26. Выход элемента 37 задержки соединен с входом синхронизации С блока 15 максимума и вводом элемента 38 задержки, выход которого соединен с С-входом блока 18 максимума и входом элемента 39 задержки, выход которого соединен с С-входами регистров 3, 8 и 19.

Блоки 15 и 18 максимума могут быть реализованы по схеме устройства для определения максимального числа при п 2, где S-вход предназначен для исходной установки триггеров блоков в единичное состояние,

а С-вход - для синхронизации триггеров.

Компаратор 36 может быть реализован на микросхемах цифрового компаратора К564ИП2, который обладает свойством наращиваемости по числу разрядов.

Назначение блоков 15 и 18 максимума состоит в последовательном определении на их выходах разрядов числа, являющегося максимальным среди двух чисел, поразрядно поступающих на их входы.

Назначение блока 26 сравнения состоит в определении момента завершения обработки очередной пары чисел AI и В| (или очередного числа В) при их поразрядном поступлении на последовательные входы 7 и 2 устройства и выработке управляющего сигнала, который увеличивает на единицу содержимое счетчика блока 29 сравнения, устанавливает в исходное (единичное) состояние блоки 15 и 18 максимума и сбрасы- вает в нулевое сос.ояние счетч ик 34. подготавливая тем самым устройство к обработке очередной пары чисел (очередного числа).

Назначение блока 29 сравнения состо- ит в определении момента завершения обработки последней пары чисел Ап и Вп (или последнего числа Вп) и выработки управляющего сигнала Стоп, который, сбрасывая триггер 23 в нулевое состояние, прекращает подачу в устройство синхросигналов с генератора 24 и, поступая на входы группы элементов 32, стробирует выдачу результата обработки множества чисел на выходную шину 33 устройства.

Алгоритм работы устройства следующий. Устройство предназначено для определения максимального или минимального числа в множестве m-разрядных двоичных чисел B;{Bi}, i 1,n и результата максимин- ной композиции С (Ai, Bfjl двух нечетких множеств А {А|} и Bj {Bi}, i 1,n. Разряды aj, bj, j 1,m чисел AI, BI, i 1,n, анализируемых множеств AI и В последовательно поступают в устройство, подверга- ясь поэтапному анализу. При этом в устройстве реализуется конвейерный принцип обработки поступающих чисел. Вектор признаков Р (Pi, Ра, Рз, Р4, PS) задает следующие типы операций.

Р (0,0,0,1,0)- устройство определяет результат операции:

С mln Bf, I 1,n.

Р (1,1,1.0,1) - устройство определяет результат операции

С max BI, i 1,n,

Р (0, 1,1, 0,0) - устройство определяет результат операции:

C (Ai, Bi)J, i 1,n.

При этом признаки PI, Рг должны при- сутствовать в течение всего цикла обработки множеств чисел, а признаки Рз, РА, РБ подаются в устройство только в начале цикла. После завершения цикла обработки устройство вырабатывает сигнал Стоп, по

которому прекращается продвижение информации в устройстве и результат обработки выдается на выход устройства. Анализируемые числа последовательно разряд за разрядом проходят через ступени конвейера; ступень 1 - блок максимума 15 совместно с элементами НЕ 13, 14 и 17; ступень 2 - блок 18 максимума. При этом ступень 1 реализует операцию последовательного выделения минимального числа, а ступень 2 - максимального числа среди д&ух чисел, поступающих на их входы. Результат такой обработки последовательно заносится в регистр результата. Таким образом за m тактов формируется результат обработки (в зависимости от реализуемого режима) очередного числа Bi или пары чисел At, BI Элементы 37-39 задержки при этом осуществляют распределенную синхронизацию ступеней конвейера и регистров 3, 8 и 18. При дальнейшем продвижении информации этой текущий результат последовательно поступает на ступень 1 (режим поиска min Bi) или на ступень 2 (режимы поиска max Bi или max min(Ai, Bi) совместно с очередным числом Bi-и или парой чисел Ai+i, BI+L Тем самым подготавливается следующий текущий результат. Таким образом через m x n тактов в регистре 19 результата будет сформирован окончательный результат С, который и поступит на выход устройства.

Устройство работает следующим образом.

Перед началом работы должен быть произведен начальный сброс устройства (цепь сброса показана только для блока 29 сравнения), при этом на вход 30 устройства поступает импульс сброса, который устанавливает двоичные счетчики блоков 26 и 29 и регистры 3,8 и 19 в нулевое состояние, а триггеры блоков 15 и 18- в единичное состояние. На шины 27 и 31 необходимо подать двоичные коды тип соответственно разрядности чисел и размерности множеств. Рассмотрим работу устройства в отдельных режимах.

В режиме поиска С min BI на входы признаков устройства необходимо подать вектор Р (О, О, О, 1, 0). При этом признаки PL P2 должны присутствовать в виде логических уровней в течение всего цикла обработки множества чисел В, а признаки Рз, Рз, РБ подаются в виде импульсов, производя начальное занесение констант в регистру устройства. В результате подачи вектора Р в регистре 19 результата по S-входу (РА 1) будут занесены единичные значения во все разряды, т.е. максимально возможная константа, элемент И 5 блокируется (Pi 0). элемент И 16 блокируется, первый конъюнктор элемента И-ИЛИ 12 блокируется по второму входу, а его второй конъюнктор подготавливается по инверсному входу (Р2 0). В приемный регистр 3 необходимо занести через параллельный вход число Bi, а на вход 2 устройства необходимо подать старший разряд числа Ва (состояние регистра 8 в этом режиме безразлично). Работа устройства начинается при подаче сигнала Пуск на вход 22 устройства. При этом триггер 23 устанавливается в единичное состояние и своим прямым выходом разрешает прохождение бесконечной серии синхросигналов с выхода генератора 24 элемент И 25 на (+1)-вход блока 26 и вход элемента 37 задержки. Через время л каждый синхросигнал появляется на С-входе блока 15 максимума и входе элемента 38 задержки, на выходе которого он появляется через время тг и поступает на С-вход блока 18 максимума и вход элемента 39 задержки. На выходе последнего синхросигнал появляется через время гз и поступает на С-входы регистров 3, 8 и 19, которые осуществляют в каждом такте сдвиг вправо на один разряд своего содержимого. Величина ъ должна быть не меньше суммы времени задержки элемента И-ИЛИ 12 и максимально возможного времени перекоса сигналов на последовательных выходах регистров 3,8 и 19. Величина тг должна быть не меньше времени задержки элемента НЕ 17 (или И 16). Величина Гз должна быть не меньше времени срабатывания триггера блока 18 максимума. В целом (т -f t2 +гз) т - длительности такта. Так как второй конъюнктор элемента И-ИЛИ 12 приоткрыт по инверсному входу, то содержимое регистра 19 будет проходить поразрядно в каждом такте с его последовательного выхода через элемент И-ИЛИ 12 и элемент НЕ 13 на второй вход блока 15. При этом на первый вход блока 15 с последовательного выхода регистра 3 через элемент НЕ 14 будет поразрядно поступать содержимое регистра 3. Так как разряды анализируемых чисел поступают на входы блока 15 через инверторы 13 и 14 и результат анализа выдается с его выхода через инвертор 17, то такое включение блока 15 максимума позволяет выполнять поиск минимального из двух анализируемых чисел. Так как в регистре 19 содержится константа 11 ...1, то на выходе инвертора 17 в каждом такте будут выделяться разряды числа Bi, поступающие с регистра 3. При этом освободившиеся разряды регистра 3 заполняются последовательно разрядами следующего числа В(+1. Так как элемент И16

блокирован признаком Р2 0, то в каждом такте на его выходе будет присутствовать нулевой уровень. Поэтому блок 18 максимума в каждом такте будет выделять на своем

выходе разряды числа с выхода инвертора 17.

Таким образом, за m первых тактов в регистре 19 окажется число Bi. а в регистре 3 - число Ва. В каждом такте содержимое

счетчика блока 26 сравнения наращивается на Т, через m тактов это содержимое совпадает с содержимым регистра блока 26 и компаратор блока вырабатывает сигнал, свидетельствующий о завершении обработки очередного числа (т разрядов). Этот сигнал через элемент 28 задержки с задержкой ТА, где (Л +Г2 +гз) , сбрасывает содержимое счетчика блока 26 в нулевое состояние, наращивает на Г содержимое

счетчика блока 29, устанавливает в ное состояние триггеры блоков 15 и 18. Тем самым подготавливается этап обработки следующего числа (Ва). Через m тактов в регистре 3 будет число Вз, а в регистре 19 mln (61, 82). После обработки последнего разряда числа Вп в регистре 19 окажется число С mln Bi, блок 26 сравнения вырабатывает выходной сигнал, который доводит содержимое счетчика блока 29 сравнения до

п, сбрасывает в нулевое состояние содержимое счетчика бл ока 26. Так как в регистре блока 29 занесено значение п, то компаратор блока вырабатывает сигнал совпадения, который является для устройства сигналом

Стоп, сбрасывающим триггер 23 в нулевое состояние и разрешающим выдачу результата поиска с параллельного выхода регистра 19 через группы элементов И 32 на выходную ширину 33 устройства.

В режиме поиска С - max Bj на входы признаков устройства необходимо подать вектор Р (1,1,1, 0, 1). В результате содержимое регистра 19 по R-входу (Рз - 1) будет сброшено в нулевое состояние, т.е. представлять минимальную константу, а содержимое регистра 8 по S-входу (Рз 1) будет переведено в состояние 11...1. т.е. представлять максимальную константу. Элемент И 5 подготавливается по первому входу (Pi

1), элемент И 16 подготавливается по второму входу (2 1), первый конъюнктор элемента И-ИЛИ 12 подготавливается по второму входу, а его второй конъюнктор блокируется по инверсному входу (Р2 1). В

приемный регистр 3 необходимо занести через параллельный вход число BL а на вход 2 устройства необходимо подать старший разряд числа В2 (на шину 9 и вход 7 устройства информации в этом режиме не подается). В отличив от предыдущего режима в каждом такте содержимое регистра 19 будет поразрядно поступать через элемент И

1б на первый вход блока 18, а на второй вход блока 15 через элемент И-ИЛИ 12 (первый конъюнктор) и элемент НЕ 13 будут поступать единичные разряды содержимого регистра 8, при этом в ходе сдвига они будут перезаписываться в регистр 8 с его последовательного выхода через элементы И 5, ИЛИ 6 на его последовательный вход. Тем самым в каждом такте обеспечивается присутствие константы 11...1 в регистре 8 и выделение на выходе элемента НЕ 17 в качестве минимального числа разрядов очередного анализируемого числа Bi(Bi 11... 1). На выходе блока 18 в каждом такте формируются разряды результата операции поиска максимального числа из двух чисел: Bi и содержимое регистра 19. При этом через m тактов после начала работы устройства в регистре 19 будет число Вч (так как max (81, 00...0) 81), а через 2m тактов - число max (Bi, 82). Через m x n тактов в регистре окажется число С max(Bj).

В режиме поиска С , Bi) на входы признаков устройства необходимо подать вектор Р (0, 1,1, О, О). В результате содержимое регистра 19 по R-входу (Рз 1) будет сброшено в нулевое состояние, т.е. представлять минимальную константу. Элемент И 5 будет блокирован признаком Pi О, элемент И 16 подготавливается по второму входу (Ра 1), первый конъюнктор элемента И-ИЛИ 12 подготавливается по второму входу, а его второй конъюнктор блокируется по инверсному входу (Ра 1). В приемный регистр 3 необходимо занести через параллельный вход число Вт.ана вход

2устройства необходимо подать старший разряд числа В2. В приемный регистр 8 необходимо занести через параллельный вход число AI, а на вход 7 устройства необходимо подать старший разряд числа А2. Цепи продвижения информации с последовательных выходов регистров 3, 8 и 19 такие же, как и в предудущем режиме, стой лишь разницей, что циклическая связь с последовательного выхода регистра 8 на его последовательный вход в этом режиме разорвана, так как элемент И 5 блокирован признаком Pi 0. При этом в каждом такте на выходе элемента НЕ 17 формируются разряды числа Rj min (Ai, Bi), а на выходе блока 18 - разряды результата операции поиска максимального числа из двух чисел: RI и содержимое регистра 19. При этом через m тактов после начала работы устройства в регистре 19 будет число К (так как max (Ri, 00...0) Ri), а через 2-m

тактов - число max (Ri, R2). Через m x n тактов в регистре окажется число С (Ai, Bi). Расширение функциональных возможностей устройства для определения экстремальных чисел по отношению к прототипу состоит в том, что оно позволяет реализовать наряду с операциями поиска максимального или минимального числа из

0 заданного множества чисел операцию максимальной композиции над числами двух множеств.

Формула изобретения

1. Устройство для определения экстре5 мальных чисел, содержащее регистр, регистр результата, триггер, элемент И, причем входы первого регистра являются входами анализируемого числа устройства, выход триггера соединен с первым входом

0 элемента И, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет определения результата максимальной композиции, оно дополнительно содержит два блока макси5 мума, два блока сравнения, генератор импульсов, группу из m элементов И, где m - разрядность чисел, элемент ИЛИ, элемент И, элемент И-ИЛИ, три элемента НЕ, четыре элемента задержки, причем вход млад0 шего разряда первого регистра является последовательным входом первого числа устройства, а выход старшего разряда первого регистра соединен через первый элемент НЕ с первым информационным входом

5 первого блока максимума, входы разрядов второго регистра являются входами второго числа устройства, а выход старшего разряда второго регистра соединен с первым входом первого элемента И элемента И-ИЛИ и пер0 вым входом второго элемента И, второй вход которого является входом первого признака типа операции устройства, а выход Соединен с первым входом элемента ИЛИ, второй вход которого соединен с последова5 тельным входом второго числа устройства, и выход соединен с входом младшего разряда второго регистра, вход второго признака типа операции устройства соединен с вторым и первым входами соответственно пер0 вого и второго элементов И элемента И-ИЛИ и первым входом третьего элемента И, второй вход которого соединен с выходом старшего разряда регистра результата и вторым входом второго элемента И эле5 мента И-ИЛИ, выход которого соединен через второй элемент НЕ с вторым информационным входом первого блока максимума, выход которого соединен через третий элемент НЕ с первым информацион- ным входом второго блока максимума, второй информационный вход которого соединен с выходом третьего элемента И, а выход соединен с входом младшего разряда регистра результата, выходы разрядов которого соединены с первыми входами элементов И группы, выходы которых являются информационными выходами устройства, а вторые входы соединены с выходом первого блока сравнения и входом установки в О триггера, вход установки в единичное состояние которого является входом запуска устройства, выход генератора импульсов соединен с вторым входом первого элемента И, выход которого соединен с входом пересчета второго блока сравнения, через первый элемент задержки - с входом синхронизации первого блока максимума и с входом второго элемента задержки, выход которого соединен с входом синхронизации второго блока максимума и через третий элемент задержки с входами синхронизации первого и второго регистров и регистра результата, входы установки в нулевое и единичное состояние которого являются соответственно входами третьего и четвертого признаков типа операции устройства,

выход второго блока сравнения соединен через четвертый элемент задержки с входом сброса этого же блока, первым входом пересчета первого блока сравнения и входами

установки в единичное состояние первого и второго блоков максимума, и информационные входы второго блока сравнения являются входами разрядности чисел устройства, вход сброса первого блока сравнения является входом сброса устройства, информационные входы первого блока сравнения являются входами размерности множества чисел устройства.

2. Устройство по п. 1,отличающеес я тем, что каждый блок сравнения содержит двоичный счетчик, регистр и схему сравнения, причем счетный вход счетчика соединен с входом пересчета блока, вход сброса счетчика в нулевое состояние соединен с входом сброса блока, входы разрядов регистра соединены с информационным входом блока, входы первой схемы сравнения соединены с выходами счетчика, входы второй группы схемы сравнения соединены

с выходами разрядов регистра, выход схемы сравнения является выходом блока

Изобретение относится к технической кибернетике и может быть использовано для построения технических средств классификации, поиска информации и автоматизации принятия решений в нечетких условиях. Цель изобретения - расширение функциональных возможностей Цель достигается тем, что в устройство, содержа8,1- щее приемный регистр 3, регистр 19 результата, компаратор 36, элемент И 5 и входную шину 1, введены приемный регистр 8, элемент ИЛИ 6, элемент И-ИЛИ 12, элементы И 16, 25, блоки 15,18 максимума, элементы НЕ 13, 14.17, группа элементов И 32, блоки 26, 29 управления, элементы 28, 37, 38, 39 задержки, генератор 24, RS-триггер 23, входная шина 9, последовательные вхбды 2, 7, входы 4. 10, 11, 20, 21 признаков, вход 22 запуска, вход 30 сброса, шина 27 разрядности чисел, шина 31 размерности множеств, выходная шина 33. Каждый блок управления содержит двоичный счетчик 34, регистр 35 и компаратор 36. Устройство позволяет определять максимальное или минимальное число в множестве ш-раэрядных двоичных чисел В {В|}, I 1 ,п и результат максимальной композиции mln{Ai, BiJ четких множеств А {А|} и и {Bi}, l.n. 1 з.п. ф-лы, 1 ил. V| сл 00 4 О 00