Устройство для передачи и приема информации по двупроводной линии связи Советский патент 1993 года по МПК G08C19/02 

формации за счет обеспечения фазовой модуляцией ее двоичной последовательностью,

На фиг.1 представлена структурная схема устройства передачи и приема информации по двухпроводной линии связи; на фиг,2 -- электрическая принципиальная схема модулятора сообщения устройства согласно фиг.1; на фиг.З - электрическая принципиальная схема демодулятора Сообщения устройства согласно фиг.1; на фиг,А - электрическая принципиальная схема синхронизатора устройства согласно фиг.1; на фиг.5 - структурная схема формирователя импульсов устройства согласно фиг.1; на фиг.б - временные диаграммы функционирования устройства согласно фиг,1, где

а - диаграмма двоичной последовательности, поступающей нз первый вход модулятора общения согласно фиг.2;

б - диаграмма фазомодулированного сигнала, формируемого модулятором сообщения согласно фиг.2;

в - диаграмма последовательности прямоугольных импульсов, поступающих с первого выхода формирователя импульсов согласно фиг.5;

г - диаграмма импульсной последовательности, поступающей со второго выхода формирователя импульсов согласно фиг.5;

д - диаграмма импульсов на выходе инвертора 24 демодулятора сообщения согласно фиг.З;

е - диаграмма импульсов на Q-выходе триггера 26 демодулятора сообщения согласно фиг.З;

ж - диаграмма импульсов на Q-выходе триггера 27 демодулятора сообщения согласно фиг.З;

з-диаграмма импульсов на выходе ИСКЛЮЧАЮЩЕЕ ИЛИ 30 демодулятора сорб-, щения согласно фиг.З;

и - диаграмма импульсов на Q-выходе триггера 31 демодулятора сообщения согласно фиг.З;

к - диаграмма последовательного двоичного кода на Q-выходе триггера 32 демо- дуляторз сообщения согласно фиг.З;

л.--диаграмма импульсов на выходе ИСКЛЮЧАЮЩЕЕ ИЛИ 31 демодулятора сообщения согласно фиг.З;

м - диаграмма импульсов качества на Q-выходе триггера 35 демодулятора сообщения согласно фиг.З;

н -диаграмма ммпульсов, поступающих на вход 2 синхронизатора согласно фиг.4;

о - диаграмма импульсов на выходе инвертора 35 синхронизатора согласно фиг.4;

п- диаграмма импульсов, поступающей на вход 1 синхронизатора согласно фиг.4.

Представленную на фиг.1 структурную схему устройства обеспечивают два общих проводника 1, 2 питания, передающая и приемная части,

Передающую часть составляют последовательно включенные источник 3 информации, преобразователь параллельного 4 кода в последовательный, генератор 5 синусоидальных колебаний, модулятор 6 сообщения, делитель 7 напряжения, передатчик 8, которые включены в качестве нагрузки генератора 9 тока и параллельно стабилизатору 10 напряжения. Приемную часть составляют последовательно включенные

5 преобразователь 11 сигналов постоянного тока в напряженине и источник 12 питания, включенные между проводниками 1, 2, а также последовательно включенные согласующий 13 фильтр, усилитель 14 напряже0 ния, демодулятор 15 сообщения, синхронизатор 16, формирователь 12 импульсов, преобразователь 18 последовательного кода в параллельный, которые включены в качестве нагрузки генератора 19 тока и парал5 лельно стабилизатору 20 напряжения. Причем демодулятор 15 сообщения выходами соединен с соответствующими входами синхронизатора 16, который двумя выходами 1 и

2соединен с соответствующими входами 0 формирователя 17 импульсов, который выходами 1, 2, 3 соединен с входами 2, 3 демодулятора 15 сообщения, с входами 3, 4, 5 синхронизатора 16 и с входом 2 преобразователя 18 последовательного кода в парзл5 лельный.

Модулятор 6 сообщения, представленный на фиг.2, содержит инверторы 21, 22 и 23, которые соединены со средними точками резисторов R1, R2, R6 и базой транзисто0 pa VT1 и резисторами R3, R4, R7, базой транзистора VT2, и резистор R5, который соединен q коллекторами транзисторов VT1, VT2, являющимися выходом 1 модулятора 6 сообщения, причем объединенные

5 входы инверторов 21, 22, являются входом 1, а выводы резисторов R6, R7 - входами 2,

3соответственно модулятора сообщения.

Демодулятор 15 сообщения, представленный на фиг.З, содержит инвертор 24,

0 триггера 25, последовательно включенные триггеры 26, 27. выходы которых подключены к ИСКЛЮЧАЮЩЕЕ + ИЛИ 28, 29, 30, последний из которых подключен к последовательно соединенным триггерам 31, 32, а

5 также последовательно соединенные ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и триггер 34, причем объединенные D - входы триггеров 25, 26 являются входом 1, объединенные С-входы триггеров 25, 31 и 34 - входом 2, первый вход ИСКЛЮЧАЮЩЕЕ ИЛИ 30, объединенный с С-входом триггера 32, входом 3 демодулятора 15 сообщения, а выходы ИСКЛЮЧАЮЩЕЕ ИЛИ 28, 29 являются соответственно выходами 1, 2, Q-выходы триггеров 32, 34 - соответственно выходами 3, 4 демодулятора сообщения.

Синхронизатор 16, представленный на фиг.4, содержит инвертор 35, параллельно включенные реверсивные счетчики 36, 37, выходы которых подключены к входам ИСК- ЛЮЧАЮЩЕЕ ИЛИ 38 и последовательно включенным триггерам 39, 40, причем счетный вход реверсивного счетчика 36 является входом 1, РЕ-вход реверсивного счетчика 36 и вход инвертора 35 объединены и явля- ются входом 2, объединенные С-входы реверсивных счетчиков 36, 37 - входом 3, счетный вход реверсивного счетчика 37 входом 4 и С-вход триггрера 40. входом 5 синхронизатора 16. а выходы ИСКЛЮЧАЮЩЕЕ ИЛИ 38, и триггера 40 являются соответственно выходами 1 и 2 синхронизатора 16,

Формирователь 12 импульсов содержит последовательно включенные генератор 41 прямоугольных импульсов, делитель 42 час- тоты с управляемым переменным коэффициентом деления частоты, делители 43, 44 частоты с коэффициентом деления на 2, причем входы делителя 42 частоты являются входами 1 м 2 формирователя 17 импульсов, а выходы делителей 44, 43, 42 частотты являются-соответственно выходами 1, 2 и 3 формирователя 17 импульсов.

Изобретение иллюстрируется следующим примером. Источник 12 питания через привода 1, 2 линии связи запитывзет передающую и приемную части устройства. Источник 3 информации, в качестве которого можно рассмотреть управляющий контролер, подает информацию в виде параллель- ного кода на вход преобразователя 4 параллельного кода в последовательный, Последний преобразует параллельный код в последовательный и по первому выходу выдает последовательность синхроимпуль- сов, синхронизированным по фазе в последовательным кодом, выдаваемым по второму выходу. Последовательный код, в конкретном случае код-10110010, временная диаграмма а согласно фиг.б, поступает на вход 1 модулятора 6 сообщения, пред- ставленого на фиг.2. Последовательность синхроимпульсов поступает на вход генератора 5 синусоидальных колебаний, с выходов которого выдаются две синусоиды, сдвинутые по фазе по отношению друг к другу на 180°, с частотой колебания, равной частоте формирования бита последовательного кода и поступающее .на входы 2 и 3 модулятора 6 сообщения.

Синхрйпоследовзтелыность осуществляет жесткую синхронизацию по фазе синусоидальных колебаний генератора 5 с последовательностью кода. Электрическая принципиальная схема генератора 5 синусоидальных колебаний не приведена, так как подобные устройства широко известны. Модулятор 6 сообщения осуществляет фазовую модуляцию синусоид, поступающих на входы 2 и 3, последовательностью кода, поступающей на вход 1, и с выхода выдает фазомодулирован ный сигнал в соответствии с диаграммой б фиг.б, причем через элементы, инверторы 22, 23, резисторы R1, R2, R6, F5; транзистор VT1 осуществляется модуляция логической единицы последовательно кода, через элементы, инвертор 21, резисторы R3, R4, R7, R5, транзистор VT2 - модуляция логического нуля. Резисторы R1, R2 и R3, R4 формируют смещение на транзисторах VTT, VT2 соответственно для перевода их в активную область, резистор R5 является коллекторной нагрузкой для транзисторов VT1, VT2 и резисторы R6, R7 ограничивают ток для входных сигналов, поступающих нз входы 1 и 2, Фззомодули- рованный сигнал поступает через делитель 7 напряжения на вход передатчика 8, который осуществляет преобразование фазомо- ду лирооэнного напряжения в сигналы постоянного тока. Сигналы постоянного тока передаются по общим проводникам питания 1, 2 и нэ преобразователе 1 сигналов постоянного тока преобразуется обратно в напряжение. В качестве преобразователя 11 может быть использовано низкоомное сопротивление. Функциональные блоки, образующие передающую часть, включены в качестве нагрузки генератора 9 тока. В качестве стабилизатора напряжения может быть использован стабилитрон.

Переменная составляющая напряжения питания в виде фазомодулироаанного. сигнала через согласующий 13 фильтр, в качестве которого может быть использована разделительная емкость, поступает на вход усилителя 14 напряжения. В последнем сигнал усиливается до соответствующего уровня и поступает на вход 1 демодулятора 15 сообщения, выполненного в виде фазового демодулятора входного сигнала и представленного на фиг.З. Схема фазового демодулятора работает в совокупности с синхронизатором 16 и формирователем 17 импульсов, представленными на фиг.4 и 5 со- оттветственно. Демодуляция входного сигна- ла осуществляется следующим образом. Фазомодулированный сигнал, представленный на диаграмме б фиг.б четырежды опрашивается в периоидчески повторяющийся

цикл опроса. Точки опроса каждого цикла опроса устанавливаются посредством по- следовтательности прямоугольных импуль- соа синхронизированной с входным сигналом таким образом, что выборочные значения, а именно, опрашиваемые текущие значения входного сигнала, для каждой четверти периода несущей частоты входного сигнала по отношению друг к другу контролируются на фазовые отношения. При соответствующей синхрониации частоты несущих колебаний входного сигнала с частотой опроса в каждом цикле опроса первое и третье выборочное значение соответствуют нулевым точкам входного сигнала, второе и четвертое выборочное значение соответствуют экстремальным точкам входного сигнала.

Следующие четные выборочные значения всех циклов опроса друг с другом сравниваются. При несравнении промежуточных нечетных выборочных значений с последующими или предыдущими четными значениями результат сравнения проверяется на паритет. Все результаты сравнения согласно их знаку соответственно суммируются и из их суммы формируется синхронизирующий сигнал для последовательности прямо- угольных импульсов. При сравнении - проверяется оба пи выборочных значения принадлежат к одинаковому циклу опроса или последующему циклу опроса. В последнем случае импульсы последовательности прямоугольных импульсов расположены правильно. В первом случае фазовые соотношения импульсов последовательности и входного сигнала соответствуют 180°.

Частотность резузультатов контроля, подтверждающих принадлежность сравниваемых четных выборочных значений к одинаковым циклам опроса, при достижении ее заданного значения, осуществляется сдеиг последовательности прямоугольных импульсов по отношению к входному сигналу на 180°. После чего последовательность прямоугольных импульсов синхронизированная с входным сигналом из четных выборочных значений обратно формирует последовательный двоичный код.

Для оценки правильности формирования последовательности двоичного кода из фазомодулированного входного сигнала, параллельно формируется бит качества.

Демодулятор 15 сообщения, синхронизатор 16 и формирователь 17 импульсов в данном примере конкретной реализации выполнен на микросхемах серии 564, применяемой для изготовления бортовых

средств управления электроавтоматикой двигательных установок.

Для реализации вышеописанной демодуляции входного сигнала формирователь

17 импульсов, представленный на фиг.5, по первому выходу формирует последовательность прямоугольных импульсов, представленную на диаграмме в фиг.б, по второму выходу формирует удвоенную и жестко син0 хронизированную по фазе импульсную последовательность, представленную на диаграмме г фиг.6, по третьему выходу формирует учетверенную по частоте импульсную последовательность. На первый и

5 второй входы делителя 42 частоты с переменным коэффициентом деления поступает комбинация из двух битов, причем в следующем соответствии: комбинация 00 или 10 для коэффициента деления на 12; комбина0 ция 11 для коэффициента деления на 11; комбинация 01 для коэффициента деления на 13. Основным коэффициентов деления частоты является коэффициент 12. Коэффициенты 11 и 13 включаются при синхрониза5 ции для сдвига последовательности прямоугольных импульсов вправо или влево соответственно, Значимость коэффициентов деления частоты делителя 42 обуславливает быстродействие синхронизации

0 последовательности прямоугольных импульсов с входным сигналом, которое также определяется конструктивным исполнением синхронизатора 16.

Схема демодулятора 15 сообщения со5 держит одноразрядный регистр, выполненный в виде триггера 25, и двухразрядный регистр, выполненный в виде двух последовательно включенных триггеров 26, 27. На D-входы триггеров 25, 26 от входа 1 демоду0 лятора 15 сообщения подается фазомодули- рованный входной сигнал, представленный на диаграмме б фиг.6, а через вход 2 на тактирующие С-входы триггеров 25, 31.34 подается импульсная последовательность с

5 удвоенной частотой, представленной на диаграмме г фиг.6, а через инвертор 24 - на С-входы триггеров 26, 27 инертированная импульсная последовательность, представленная на диаграмме д фиг.6. Через вход 3

0 подается последовательность прямоугольных импульсов, представленной на диаграмме в фиг.6, на С-вход триггера 32. В триггере 25 осуществляется запись нечетных выборочных значений входного сигна5 ла, с каждым импульсом инвертируемой импульсной последовательности (диаграмма д). В триггеры 26, 27 записываются четные выборочные значения входного сигнала с каждым импульсом последовательности согласно диаграмме г фиг.6, причем четные

выборочные значения с Q-выхода триггера 26 с последующим импульсом последовательности записывается в триггер 27. На диаграммах е и ж представлены состояния триггеров 26, 27соответственно, все выборочные значения, записываемые в триггеры

25,26, 27 для каждой четверти периода опроса друг с другом сравниваются для опре- деления фазовых соотношений. При правильном или на 180° сдвинутом фазовом положении входного сигнала и последовательности прямоугольных импульсов в триггер 25 записываются нулевые положения входного сигнала, а триггеры 26, 27 записываются экстремальные значения входного сигнала. При правильном фазоеом соотношении входного сигнала и последовательности прямоугольных импульсов согласно диаграмме в фиг.6 четные выборочные значения, поступающие с Q-выхода триггера

26,и последовательность прямоугольных импульсов сравниваются в компараторе, в качестве которого использован ИСКЛЮЧАЮЩЕЕ ИЛИ 30, на полярность. Результат сравнения, в данном случае соответствующий диаграмме з фиг.6, поступает на D-вход триггера 31, в который для каждой половины периода сравнения записывается результат сравнения, представленный на диаграмме и фиг.6. Далее результат сравнения поступает на D-вход триггера 32, в котором с каждым импульсом, поступающим на его С-вход, обратно формируется каждый бит последовательности кода, приведенной на диаграмме к фиг.6.

Кроме того демодулятор 15 сообщения параллельно обратному формированию последовательности кода формирует еще бит качества. Этот бит характеризует собственной значимостью 0 или 1 неправильность или правильность соответственно вновь сформированного бита последовательности кода. Для этого оба сравниваемых значения для каждого периода последовательности прямоугольных импульсов друг с другом сравниваются в компараторе, в качестве которого применен ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и результат сравнения, предствленный на диаграмме л фиг.6 записывается в триггер 34. С Q-выхода триггера 34 поступает последовательность качества формирования последовательности кода, представленная на диаграмме м фиг.6.

При неправильном фазовом соотношении входного сигнала и последовательности прямоугольных импульсов, а именно при фазовом сдвиге на 180°, последовательность кода, сформированная триггером 32 будет инверсна по отношению к последовательности кода на передающей стороне. Но

об этом факте укажет последовательность битов качества, которая будет иметь значимость логического нуля.

На структурной схеме устройства, пред- 5 ставленной на фиг. 1, выход 4 демодулятора 15 сообщения функционально с другими блоками не связан. Но при дальнейшей обработке полученной из фазомодулировэн- ного сигнала информации выход битов

0 качества преобразования использовать необходимо (на фиг. 1 не показано, как его использовать).

Схема синхронизатора 16, представленного на фиг.4, работает следующим об5.разом. В ИСКЛЮЧАЮЩЕЕ ИЛИ 28 демодулятора 15 сообщения сравниваются друг с другом нечетные и четные выборочные значения, в ИСКЛЮЧАЮЩЕЕ ИЛИ 29 сравниваются четные выборочные значе0 ния, причем выходы ИСКЛЮЧАЮЩЕЕ ИЛИ 28, 29 являются выходами 1,2 соответственно демодулятора 15 сообщения, которые соединены с соответствующими входами синхронизатора 16. Если четные выбороч5 ные значения не равны, то на вход 2 синхронизатора 16 подается сигнал логической 1, которая поступает на вход разрешения установки счетчика 36 (см. диаграмму на фиг.6). При этом счетчик 36 с каждым им0 пульсом, подаваемым на вход, увеличивает или уменьшает его сумму в зависимости от сигнала, подаваемого на вход направления счета счетчика через вход 1 синхронизатора.

5 На вход 1 синхронизатора поступает от демодулятора 15 сообщения результаты сравнения промежуточных нечетных выборочных занчений и последующих четных выборочных значений, представленных на

0 диаграмме п фиг.6. Если оба выборочных значения одинаковы, то на вход 1 подается сигнал логического нуля и счетчик 36 считает в обратном направлении. При неравенстве сравниваемых значений на вход 1

5 поступает логическая 1 и счетчик считает в прямом направлении. Как только счетчик 36 достигнет границы своей счетной области, на его втором выходном разряде появляется импульс, который подается на С-вход триг0 гера 39. Последний переключается в еди- ничное состояние и передает логическую 1 на D-вход триггера 40, который посредством частоты, подаваемой через вход 5 на его С-вход, переключается в единичное состоя5 ние, продолжительностью на период тактируемой триггер 40 частоты. Выход старшего разряда счетчика 36 (логический 0 или логическая 1), формируемый через ИСКЛЮЧАЮЩЕЕ ИЛИ 38, подключается через выход 1 на .соответствующий вход делителя 42 частепы формирователя 17 импульсов и соответствует коэффициенту деления частоты 12. При формировании временно ограниченного импульса на 0-выходе триггера 40, соответственно выходе 2 синхронизатора, коэффициент деления частоты делителя 42 формирователя 17 импульсов меняется с 12 на 11 (комбинация битов 11) или на 13 (комбинация битов 01), Частотность появления этих импульсов на Q-выходе триггера 40 определяет частотность изменения коэффициента деления частоты. При каждом появлении логической 1 на выходе 2 триггер 39 обратно переключается в нулевое состояние. Если четные выборочные значения одинаковы, то на вход 2 синхронизатора поступает логический 0. который через инвертор 35 формирует логическую единицу (см. диаграмму о фиг.6) на вход разрешения установки второго счетчика 37, который увеличивает соответственно уменьшает свою сумму в зависимости от сигнала, поступающего через вход 4 синхронизатора на вход направления счета счетчика 37. Последовательностью прямоугольных импульсов, подаваемой на вход направления счета второго счетчика 37, осуществляется контроль, оба ли равных четных выборочных значения принадлежат к одному циклу опроса или последующему. Равнозначность выборочных четных значений означает изменение значения между следующими друг за другом битами входного сигнала. В первом случае задний фронт импульса последовательности прямоугольных импульсов расположен на половине периода входного сигнала и соответствует рассинхронизации по фазе на 180°. В этом случае счетчик 37 с каждым передним фронтом импульсной последовательности, поступающей через вход 3 синхронизатора, будет увеличивать сумму. Это легко проследить по диаграмме в, смещенной на 180° влево или вправо. Во втором случае, когда задний фронт импульса последовательности прямоугольных импульсов соответствует концу периода входного сигнала, синхронизация по фазе правильная. Счетчик 37 уменьшает сумму, если рассинхронизация соответствует 180°, то когда-то сформированные на старших разрядах счетчиков 36, 37 сигналы через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ изменят состояние выхода 1 и соответственно коэффициент деления в делителе 42 формирователя 17 импульсов. Если рэссинхронизация превышает 90°, то значение выхода 2 изменится, вследствие чего счетчики по вышеописанной логике осуществляют синхронизацию. Таким образом сформированная последовательность кода с выхода 3 демодулятора

16 сообщения поступает на вход преобразователя 18 последовательного кода в параллельный, причем на вход 2 преобразователя 18 поступает синхронизированная последовательность прямоугольных импульсов, которая преобразует последовательный код в параллельный.

Формула изобретения

1. Устройство для передачи и приема ин0 формации по двупроводной линии связи, содержащее на передающей стороне источник информации, выходы которого подключены к соответствующим входам преобразователя па|М|; Цельного кода в последовательный, ста5 билизатор напряжения, делитель напряжения, выход которого соединен с входом передатчика, выполненного в виде преобразователя напряжения в сигналы постоянного тока, выход передатчика является

0 входом Первой линии связи устройства, первые выводы источника информации, преобразователя параллельного кода в последовательный, стабилизатора напряжения, делителя напряжения и передатчика

5 объединены и являются входом второй линии связи устройства, вторые выводы источника информации, преобразователя параллельного кода в последовательный, делителя напряжения, стабилизатора на0 пряжения и передатчика объединены и подключены к первому выводу генератора тока, второй вывод которого является входом первой линии связи устройства, на приемной стороне - приемник, выполненный в

5 виде преобразователя сигналов постоянно- .го тока в напряжение, вход приемника является выходом первой линии связи устройства, источник питания, генератор тока, стабилизатор напряжения, преобразователь последо0 вательного кода в параллельный, усилитель напряжения, первые выводы источника питания, усилителя напряжения, преобразователя последовательного кода в параллельный и стабилизатора напряжения объединены

5 и являются.выходом второй линии связи устройства, вторые выводы усилителя напряжения, преобразователь последовательного кода в параллельный и стабилизатора напряжения объединены и

0 подключены к первому выводу генератора тока, второй вывод которого является выходом первой линии связи устройства, выходы преобразователя последовательного кода в параллельный являются выходами устрой5 ства, второй вывод источника питания подключен к выходу преобразователя сигналов постоянного тока в напряжение, отличающееся тем, что. с целью повышения достоверности передачи и приема информации за счет обеспечения фазовой модуляцмей ее двоичной последовательности, в пе- редащую часть устройства введены генератор синусоидальных колебаний и модулятор сообидения первый и второй выходы преобразователя параллельного кода в последовательный подключены соответственно к входу генертатора синусоидальных колебаний и первому входу модулятора сообщений, второй и третий входы которого соединены с первым и вторым выходами генератора синусоидальных колебаний соответственно, выход модулятора сообщения .подключен к входу длителя напряжения, первые выводы генератора синусоидальных колебаний и модулятора сообщений объединены и являются входом второй линии связи, вторые выводы объединены и подключены к первому выводу генератора тока, в приемную часть введены демодулятор сообщения, формирователь импульсов, синхрони- затор и согласующий фильтр, выход которого соединен с входом усилителя напряжения, вход является выходом первой линии связи, выход усилителя напряжения соединен с первым входом демодулятора сообщения, первый и второй выходы которого соединены с соответствующими входами синхронизатора, первый и второй выходы которого подключены к сооттветст- вующим входам формирователя импульсов, первый выход которого соединен с объединенными вторым входом демодулятора сообщения, третьим входом синхронизатора и первым входом преобразователя последовательного кода в параллельный, второй выход формирователя импульсов подключен к третьему входу демодулятора сообщений и четвертому входу синхронизатора, пятый вход которого соединен с третьим выходом формирователя импульсов, третий выход демодулятора сообщений подключен к второму входу преобразователя последовательного кода в параллельный, четвертый выход демодулятора сообщений является выходом устройства, первые выводы демодулятора сообщений, синхронизатора и формирователя импульсов объединены и являются входом второй линии связи, вторые выводы объединены и подключены к первому выводу генератора тока.

2. Устройство по п. 1 .отличающев- с я тем, что модулятор сообщений содержит инверторы, транзисторы и резисторы, объединенные входы первого и второго инверторов являются первым входом модулятора сообщений, выход второго инвертора соединен с входом третьего инвертора, выход которого соединен с базой первого транзистора и со средней точкой последовательно включенных первыми выводами первого и второго резисторов, выход первого инвертора соединен с базой второго транзистора и средней точкой последовательно включенных первыми выводами третьего и 5 четвертого резисторов, коллекторы первого и второго транзисторов подключены к первому выводу пятого резистора и являются выходом модулятора сообщений, вторые выводы первого, третьего и пятого резисто- 0 ров объединены и являются первым выводом модулятора сообщений, вторые выводы второго и четвертого резисторов и объединенные эмиттеры первого и второго транзисторов являются вторым выводом

5 модулятора сообщений, первые выводы шестого и седьмого резисторов являются соответственно вторым и третьим входами модулятора сообщений, вторые выводы шестого и седьмого резисторов подключены к

0 выходам третьего и первого инверторов соответственно.

3. Устройство по п.1. о т л и ч а ю щ е е- с я тем, что демодулятор сообщений содержит триггеры, элементы ИСКЛЮЧАЮЩЕЕ

5 или и инвертор, объединенные D-входы первого и второго триггеров являются первым входом демодулятора сообщений, объединенные С-входы первого,третьего и четвертого триггеров и вход инвертора являются

0 вторым входом демодулятора сообщений, первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и С-вход пятого триггера являются третьим входом демодулятора сообщений, О-БЫХОД первого триггера сое5 динен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход кото- . рого объединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и D-вхо- дом шестого триггера и подключен к Q-вы0 ходу второго триггера, Q-выход шестого триггера соединен с вторыми входами третьего и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход инвертора подключен к С-входа.м второго и шестого триггеров, вы5 ход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и D-вхо- дом третьего триггера, Q-выход которого подключен к D-входу пятого триггера и вто0 .рому входу четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с D-входом четвертого триггера, выходы второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно

5 первым и вторым выходами демодулятора сообщений, Q-выходы пятого и четвертого триггеров являются соответственно третьим и четвертым выходами демодулятора сообщений.

4, Устройство поп.1,отличающее- 6 я тем, что синхронизатор содержит инвертор, реверсивные счетчики, триггеры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетный вход первого реверсивного счетчика является первым входом синхронизатора, вход инвертора объединен с RE-входом реверсивного счетчика и является вторым входом синхронизатора, С-входы первого и второго реверсивных счетчиков являются третьим входом синхронизатора, счетный вход второго реверсивного счетчика - четвертым входом синхронизатора, С-вход первого триггера - пятым входом синхронизатора, выход инвертора соединен с RE-входом вто

рого реверсивного счетчика, выходы старших разрядов первого и второго реверсивных счетчиков подключены соответственно к первому и второму входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является первым выходом синхронизатора, выход второго разряда первого реверсивного счетчика соединен с С-входом второго триггера, Q-выход которого подключен к D-входу первого триггера, D-вход второго триггера является первым выводом синхронизатора, S-вход - вторым выводом синхронизатора, Q-выход первого триггера подключен к R-входу второго триггера и является вторым выходом синхронизатора.

Фиг.1

Фиг.1

Г

Фил,3

ФигЛ

ОО

2J

Фиг.5

о

X/ /Х/ X/

J-IJIJIJTJTJTJTTJ-IJ .rLTLrUTTlJnJTJlJlJTJl

1 г

IT

17

ЛУЧЛ