УСТРОЙСТВО ПРИОРИТЕТА Советский патент 1973 года по МПК G06F9/52 

i

Предлагаемое устройство относится к области вычислительной техники и может быть использовано в специализированных цифровых вычислительных машинах и устройствах дискретной автоматики.

Известны устройства для определения приоритетности управляющих сигналов, которые содержат триггерные регистры, схемы сборки, схемы совпадения и инверторы.

В таких устройствах обслуживание запросов осуществляется по сигналам из устройства управления цифровых вычислительных мащин.

Цель изобретения заключается в создании устройства приоритета с синхронизацией работы устройства по самим сигналам «Заявок, если вероятность их одновременного прихода по каналам очень мала.

В предлагаемом устройстве приоритета эта цель достигается тем, что единичный выход триггера каждого п-го разряда входного запоминающего регистра соединен с первым входом схемы «И данного «-го разряда, число входов которой равно числу разрядов N, а нулевой выход триггера каждого п-го разряда входного запоминающего регистра соединен с ()-ии входами схем «И всех последующих разрядов, и (п+1)-е входы схем «И каждого п-го и всех нредществующнх разрядов объединены и подключены к нулевому выходу триггера (п+1)-го разряда выходного запоминающего регистра, единичный вход которого соединен с выходом схемы «И своего (rt+l)-ro разряда.

На чертеже представлена блок-схема предлагаемого (восьмиразрядного) устройства.

Устройство содержит шины 1-S, по которым поступают сигналы «Заявок, шину общего сброса 9, триггеры 10-17 входного запоминающего У-разрядного регистра, схемы «И 18-25, триггеры 26-33 выходного запоминающего .V-разрядного регистра, выходную щину 34, схему «ИЛИ 35, шины 36-43, по которым поступают сигналы приоритёра, щины 44-51, по которым из устройства управления поступают сигналы сброса.

Сигналы «Заявок поступают по шинам /- 8 на единичные входы триггеров 10-17. Общий сброс входного и выходного заноминающих регистров производится по шине 9 (шине сброса триггеров 10-17, 26-33). Входной запоминающий регистр выполнен на триггерах 10-17. Единичные выходы триггеров 10-17 каждого разряда входного запоминающего регистра подаются на первый вход схем «И 18-25 каждого разряда соответственно, а нулевые выходы триггеров 10-16 соединены со вторыми, третьими и т. д. соответственно входами схем «И 19-25 последующих

(менее приоритетных) разрядов.

Выходы схем «И 18-2$ каждого разряда соединены с единичными входами триггеров 26-32 каждого разряда выходного запоминающего регистра соответственно. Нулев-ые выходы триггеров 27-33 каждого разряда выходного запоминающего регистра соединены со вторыми, третьими и т. д. соответственно входами схем «И 18-24 всех предыдущих (более приоритетных) разрядов. С единичных выходов триггеров 26-33 каждого разряда выходного запоминающего регистра в устройство управления выдаются по шинам 36-43 соответственно сигналы приоритета одного из каналов в данный момент времени. Одновременно по шине 34 с выхода схема «ИЛИ 55 в устройство управления выдается сигнал о том, что необходимо принять заявку наиболее приоритетного канала на исполнение. Входы схемы «ИЛИ 35 соединены с единичными выходами триггеров 26-5с каждого разряда выходного запоминающего регистра. По шинам 44-51 из устройства управления поступают сигналы сброса триггера 10-17, 26-33 каждого разряда входного и выходного запоминающих регистров, свидетельствующие об окончании обслуживания «Заявки по каждому каналу, наиболее приоритетному в данный момент времени.

Устройство работает следующим образом.

Иосле включения питания все триггеры входного и выходного запоминающих регистров устанавливаются в исходное (нулевое) состояние положительными сигналами по шине 9. После этого устройство готово к работе.

При поступлении положительных импульсных сигналов «Заявок, например, от двух абонентов по шинам 5 и 5 триггеры 12 и 14 входного запоминающего регистра устанавливаются в единичное состояние. Отрицательный сигнал с единичного выхода триггера 12 открывает по первому входу схему «И 20, по второму и третьему входу схема совпадения 20 открыта отрицательными сигналами с нулевых выходов триггеров 10 и // соответственно. По остальным пяти входам схема «И 20 открыта отрицательными сигналами с нулевых выходов триггеров 29-33 выходного запоминающего регистра. Положительный сигнал с нулевого выхода триггера 12 входного запоминающего регистра закрывает по четвертому входу схемы «И 21-25 менее приоритетных разрядов блокируя выдачу отрицательного сигнала «Заявки с единичного выхода триггера 14 входного запоминающего регистра на триггер 30 выходного запоминающего регистра. Положительный сигнал с

единственно открытой в данный момент временя схемы «И 20 поступает на единичный вход триггера 28 выходного запоминающего регистра и переводит последний в единичное

5 состояние.

Отрицательный сигнал с единичного выхода триггера 28 выходного запоминающего регистра поступает по шипе 38 в устройство управления, свидетельствуя о том, что по данному каналу пришла «Заявка. Одновременно отрицательный сигнал с единичного выхода триггера 28 проходит схему «ИЛИ 35 и поступает по шине 34 в устройство управления, свидетельствуя о том, что необходимо

15 принять «Заявку на обслуживание. В тот же самый момент времени положительный сигнал с нулевого выхода триггера 28 выходного запоминающего регистра дополнительно закрывает схемы «И 18 и 19.

0 По шине 46 после обслуживания «Заявки по данному каналу из устройства управления поступает положительный сигнал сброса триггеров 12 и 28. В результате с нулевого выхо,да триггера 12 входного запоминающего регистра на схемы «И 21-25 приоритетных .разрядов поступает разрешающий отрицательный уровень. В результате открывается схема «И 22. При этом цикл работы устройства приоритета совместно с устройством 30 управления, аналогичен предшествующему за исключеиием того, что теперь на исполнение устройством выдается менее приоритетный сигнал по шине 40.

При приходе других сигналов работы устройства для определения приоритетности сигналов и его взаимодействие с устройством управления аналогичны.

Предмет изобретения

40 Устройство приоритета, содержащее входной и выходной триггерные запоминающие //-разрядные регистры, схемы «И и схему «ИЛИ, отличающееся тем, что, с целью сокращения оборудования и повышения быстродействия, единичный выход триггера каждого ft-ro разряда входного запоминающего регистра соединен с первым входом схемы «И п-то разряда, а нулевой выход триггера каждого п-го разряда входного запоминающего регистра соединен с (п+1)-ми входами схем «И всех последующих (Л - п) разрядов, и (п+1)-е входы схем «И каждого п-го и всех предыдущих разрядов подключены к нулевому выходу триггера (п+1)-го

55 разряда выходного запоминающего регистра, единичный вход которого соединен с выходом схемы «И (п+1)-го разряда.