УСИЛИТЕЛЬ СЧИТЫВАНИЯ Советский патент 1973 года по МПК G11C7/02 

1

Изобретение относится к вычислительной технике и М|0жет быть использовано при построении быстродействующих запоминающих устройств (ЗУ) с большим уровнем помех.

Известные усилители считывания, предназначенные для усиления и выделения сигналов с двух сердечников при воздействии помехи от записи, содержат на входе два эмиттерНых повторителя, нагруженных на согласованные волновые линии. Между первым и вторым дифференциальными каскадами усилителя включена линия задержки. Выходной каскад представляет собой бистабильную схему, выполненную на туннельном и полупроводниковом триодах.

Однако известные усилители работают только с однополярной помехой. Кроме того, в них используют широкополосную линию задержи (т. е. коаксиальный кабель), что при большом времени задержки (300-75 нсек увеличивает размеры устройства. Помимо этого, при воздействии помехи от записи возможно насыщение транзисторов дифференциального усилителя, что увеличивает время восстановления рабочего режима и, следовательно, увеличивает рабочий цикл запоминающего устройства.

Цель изобретения - подавление двухполярной помехи при записи и повышение быстродействия усилителя считывания.

Для этого предлагаемый усилитель содержит тодозадающие каскады; эмиттеры транзисторов двух токозадающих каскадов подключены к резисторам, общая точка которых соединена с входной клеммой устройства, коллекторы этих транзисторов соединены соответственно с эмиттерами транзисторов первого дифференциального каскада усиления.

На чертеже изображена схема предлагаемого усилителя.

Первый каскад усилителя построен на двух эмиттерных повторителях, собранных на транзисторах 1 т 2, которые соединены с дифференциальным усилителем через диоды 3 и 4. Нагрузкой эмиттерных повторителей служат резисторы 5 VL 6. Резисторы 7 и 5 согласуют выходное сопротивление разрядной линии с входом усилителя. Резисторы 9 и 10 задают режим транзисторов / и 2. Диоды 3 и 4 предотвращают пробой транзисторов 1 и 2 обратным напряжением. Второй каскад усилителя считывания собран по дифференциальной схеме на транзисторах П-14, эмиттеры которых подключены к коллекторам токозадающих транзисторов 15, 16 и 17. Транзисторы 11-14 используются для усиления и выделения сигнала на фоне стробирующего импульса. Транзисторы 15, 16 и 17 служат источниками тока для транзисторов дифференциального усилителя, стабилизируют усиление и задают рабочий режим транзисторов // - 14 при стробировании. Резистор 18 создает низкоомную связь меладу эмиттерами траизисторов 11 и 12. Резисторы 19 и 20, подключенные к эмиттерам транзисторов 15 и 16, задают необходимый для дискриминации разбаланс эмиттерных токов токозадаюш,их транзисторов 15 и 16, а также необходимый рабочий ток эмиттеров транзисторов // и 12 первой дифференциальной пары. Резистор 21, подключенный к эмиттеру транзистора 17, задает ток эмиттера транзистора 17, а также рабочий ток эмиттеров траизисторов 13 и J4 второй дифференциальной пары. Резисторы 22-25, подключенные к коллекторам транзисторов //-14, являются коллекторными нагрузками этих транзисторов. Первый и второй дифференциальные каскады связаны непосредственной связью. Второй дифференциальный каскад соединен через иагрузочный резистор 25 с входом бистабильной схемы, ностроенной на транзисторе 26 и туннельном диоде 27.

Транзистор 28 используется для блокирования туннельного диода. Резистор 29, подключенный к базе транзистора 28, задает базовый ток этого транзистора. Резистор 30 задает ток блокировки туннельного диода. Резистор 31 является коллекторной нагрузкой транзистора 26. К выходным клеммам 32-35 подключены источники питания 1 20 в, -15 в, -20 0, -25 в. С входной клеммой 36 соединен формирователь тактовых стробирующих импульсов, а с клеммой 37-формирователь коротких стробирующих импульсов, осуществляющий временную селекцию сигнала считывания. Входной сигнал подается с клемм 38 и 39 на базы эмиттерных повторителей.

Устройство работает следующим образом.

Сигнал считывания «О или «1 с двух сердечников поступает на вход усилителя считывания (клеммы 38 и 39) и выделяется на нагрузке эмиттеров (резисторы 5 и б) транзисторов } и 2, работающих в линейном режиме. К моменту прихода сигнала считывания дифференциальный усилитель, связанный с эмиттерными повторителями через диоды 3 и 4 непосредственной связью, подготовлен тактовым стробирующим импульсом, в данном усилителе применено стробирование двух дифференциальных каскадов, построенных на транзисторах 11-14, но току, позволяющее получить малое время восстановления рабочего режима усилителя.

Дифференциальный каскад во время считывания совмещает две функции: усиление считанного сигнала «1 или «О, выделение и дискриминацию по минимуму сигнала считанной «1. Дискриминация осуществляется изза разбаланса рабочих коллекторных токов транзисторов 11 и 12, который задают источники токов, собранные на транзисторах 15 и 16. Получивщаяся нри этом разность потенциалов на базах транзисторов 13 и 14 закрывает транзистор 14 выходного дифференциального каскада и открывает транзистор 13. При считывании «1 приходящий с эмиттерных повторителей сигнал усиливается первым дифференциальным каскадом на транзисторах 11 и 12 н выделяется на коллекторных резисторах 22 и 23. Коэффициент усиления первого каскада дифференциального усилителя токов показывает, что минимальный сигнал считанной «1, усиленный этим каскадом, превыщает напряжение дискриминации. Транзистор 14 открывается и входит в режим усиления. Коллекторный ток этого транзистора

возрастает. В коллекторную цепь транзистора 14 включена бистабильная схема на туннельном диоде 27 и транзисторе 26. До прихода сигнала считывания бистабильная схема блокирована коллекторным током насыщенного транзистора 28. В требуемое время подается стробирующий импульс временной селекции, который запирает блокирующий транзистор 28. Бистабильная схема срабатывает, и на выходе транзистора 26 выделяется

сформированный сигнал считанной «1.

При считывании «О сигнал также усиливается первым дифференциальным каскадом на транзисторах 11 и 12 и выделяется на коллекторных резисторах 22 и 23. Но поскольку

сигнал считанного «О имеет другую полярность, чем сигнал считанной «1, то напряжение, выделенное на резисторах 22, 23, суммируясь с нанряжением дискриминации, еще больще запирает транзистор 14. Поэтому при

считывании «О сигнал на выходе бистабильной схемы отсутствует.

Предмет изобретения

Усилитель считывания, содержащий входные эмиттерные повторители, последовательно включенные дифференциальные каскады усиления и выходной бистабильный каскад на туннельном диоде и транзисторе, отличающийся тем, что, с целью подавления двухполярной помехи при записи и повыщения быстродействия усилителя, он содержит токозадающие каскады, эмиттеры транзисторов двух токозадающих каскадов подключены к

резисторам, общая точка которых соединена с входной клеммой устройства, коллекторы этих транзисторов соединены соответственно с эмиттерами транзисторов первого дифференциального каскада усиления.

, -Е

32

000с 0-/: