Устройство для сравнения двоичных чисел Советский патент 1975 года по МПК G06F7/04 

шину 10, через схему «И Зз, управляемую нулевым выходом триггера 6ь и схему «ИЛИ 4, переписывает это двоичное число в регистр 2. При этом триггер 6i и регистр 1 сигналом сброса через линию задержки 1ч устанавливаются в единичное и исходное состояния соответственно. Второе число, поступающее на вход 11, также записывается в регистре 1.

Если второе двоичное число окажется больше или равно первому двоичному числу, записанному в регистре 2, то на выходе схемы сравнения двух кодов 5 в момент равенства чисел в регистрах 1 и 2 появляется сигнал, который перебрасывает триггер 62 в единичное состояние. Поступающий после числа на входную щину 10 сигнал сброса через схемы «И Зг и «ИЛИ 42 устанавливает регистр 2 в исходное состояние, а через линию задержки 1 и «ИЛИ 4i перезаписывает двоичное число, находящееся в регистре 1, в регистр 2, если разрешающий потенциал на щинах выборки наибольшего 8 или наименьщего 9 из следующих одно за другим чисел и триггер 62 - в единичном или нулевом состоянии соответственно и не перезаписывает двоичное число, находящееся в регистре 1, в регистр 2, если триггер 62 - в нулевом или единичном состоянии соответственно.

При этом триггер 62 и регистр 1 сигналом сброса через линию задержки 1 и схему «ИЛИ 4з устанавливаются в исходном состоянии.

При поступлении на вход устройства следующего сравниваемого числа операция сравнения производится аналогично описанному, и результат сравнения всегда оказывается записанным в регистре 2.

Если, например, на вход И устройства поступают следующие одно за другим числа, заданные последовательностями импульсов, и разрешающий потенциал на шине выборки наименьшего 9 из следующих одно за другим чисел, то сигнал сброса, поступающий после первого числа через схемы «И 3 и «ИЛИ 4i, переписывает первое двоичное число из регистра 1 в регистр 2, и дальнейшая перезапись двоичных чисел из регистра 1 в регистр 2 происходит только тогда, когда триггер 62 в нулевом состоянии и сигналы сброса поступают после соответствующих чисел через схему «И 32, линию задержки 1 и схему «ИЛИ 4i.

В результате в регистре 2 будет наименьшее из следующих одно за другим чисел, заданных последовательностями импульсов.

Если на вход устройства И поступают следующие одно за другим числа, заданные последовательностями импульсов, и разрешающий потенциал на щине выборки наибольшего 8 из следующих одно за другим чисел, то сигнал сброса, поступающий после первого числа через схемы «И Зз и «ИЛИ 4ь переписывает первое двоичное число из регистра 1 в регистр 2, и дальнейшая перезапись других чисел из регистра 1 в регистр 2 происходит только тогда, когда триггер бг - в единичном состоянии и сигналы сброса поступают после соответствующих чисел через схему «И 32, линию задержки 1 и схему «ИЛИ 4i.

В результате в регистре 2 будет наибольшее из следующих одно за другим чисел, заданных последовательностями импульсов.

Предмет изобретения

Устройство для сравнения двоичных чисел, содержащее первый регистр, вход сложения которого подключен к входной шине устройства, а выходы разрядов соединены со входами соответствующих разрядов второго регистра через первую группу схем «И, другие входы которых соединены через первую схему «ИЛИ и элемент задержки с выходом второй схемы «И, соединенной через вторую схему «ИЛИ с шиной сброса второго регистра, а шина управления устройством соединена со входом сброса первого триггера и через третью схему «ИЛИ, другой вход которой через второй элемент задержки связан с шиной сброса устройства, с шинами сброса первого регистра и второго триггера и с другим входом второй схемы «ИЛИ, триггеры, схемы «И, «ИЛИ и сравне1шя, отличающееся тем, что, с целью упрощения устройства, в нем шина сброса соединена с одним из входов третьей схемы «И, другой вход которой подключен к инверсному выходу первого триггера, а выход - к другому входу первой схемы «ИЛИ, со входом второй схемы «И, другой вход которой через четвертую схему «ИЛИ подключен к выходу пятой и четвертой схем «И, одни из входов которых соединены с шинами выборки наименьшего и наибольшего из чисел, а другие - с прямым и инверсным выходами второго триггера соответственно; вход установки в единичное состояние второго триггера подключен к выходу схемы сравнения, входы которой связаны с выходами разрядов обоих регистров.