Многоканальное устройство для передачи и приема дискретной информации Советский патент 1979 года по МПК H04J6/02 H04J3/00 

3 ка управления соединен с управляющими входами адресного блока и блока сопряжения, информационный выход передачи которого подключен к информационному входу буферного запоминающего блока, тактирующий вход которого соединен с дополнительным выходом распределителя, а выход буферного запоминающего блока подключен к входу линейного согласующего блока, выход которого подключен к информационному входу блока сопряжения, информационный выход приема которого соединен с информационными входами канальных согласующих блоков, при этом оперативный запоминающий 6floK связан с адресным блоком. На чертеже дана структурная электрическая схема предлагаемого устройства. Многоканальное устройство для передачи и приема дискретной информации содержит оперативный запоминающий блок 1, линейный согласующий блок 2 и канальные согласующие блоки 3, коммутирующие входы которых соединены с соответствующим выходом распределителя 4, а информационные выходы подключены к соответствующим входам стробирующего блока 5 и синтезатора 6, стробирующий выход которого соединен со стробирующими входами стробирующего блока 5 и счетчика 7, выход которого соединен с управляющим входом синтезатора 6, кодопреобразователь 8, адресный блок 9, соединенный со входами и выходами записи и считывания синтезатора 6 и счетчика 7, блок 10 управления, датчик 11 меток времени, блок 12 сопряжения,- соединенный со входами и выходами записи и считывания стробирующего блока 5 и оперативного запоминающего блока 1, и буферный запоминающи.й блок 13, при этом дополнительные выходы канальных согласующих блоков 3 подключены к соответствующим входам ад-ресного блока 9 и блока 10 управления, информационные выходы канальных согласующих блоков 3 подключены к информационному входу кодопреобразователя 8, информационный выход которого соединен с информационным входом адресного блока 9, а выход распределителя 4 через датчик 11 меток времени подключен к синхронизирующему входу кодопреобразователя 8, выход блока 10 управления соединен с управляющими входами адресного блока 9 и блока 12 сопряжения, информационный выход передачи которого подключен к информационному входу буферного запоминающего блока 13, тактирующий вход которого соединен с дополнительным выходом распределителя 4, а выход буферного запоминающего блока 13 подключен к входу линейного согласующего блока 2, выход которого подключен к информационному входу блока 12 сопряжения, информационный выход приема которого сое65динен с инфор.мационными входами канальных согласующих блоков 3, при этом оперативный запоминающий блок 1 связан с адресным блоком 9. Устройство работает следующим образом. Будем полагать, что в состав линейного согласующего блока 2 устройства входит стандартный модем, который создает в канале тональной частоты дискретный тракт с пропускной способностью 2400 бит/с. Для простоты будем полагать, что предлагаемое устройство позволяет организовать кодозависимые стартстопные каналы с пропускной способностью 50 бит/с и кодонезависимые каналы с предельной скоростью передачи 50 бит/с. При этом для организации кодонезависимых каналов предполагается применение кодирования входящих сигналов по методу скользящего индекса с подтверждением 2 и использованием трех бит для кодирования одного значащего момента модуляции. При этом Б дискретном тракте 2400 бит/с может быть организовано до 48 кодозависимых стартстопных каналов с пропускной способностью 50 бит/с или до 16 кодонезависимых каналов с предельной скоростью 50 бит/с. В обоих случаях один канал занимается под передачу сигналов циклового фазирования. Предлагаемое устройство позволяет организовать в дискретном тракте с пропускной способностью 2400 бит/с любую комбинацию из М кодозависимых и N кодонезависимых каналов с единственным ограничением: должно выполняться условие М + + 3N 47. Например, можно организовать 10 кодонезависимых и 17 кодозависимых каналов, или 5 кодонезависимых и 32 кодозависимых и т.д. В состав устройства входят 47 канальных согласующих блоков 3. В каждом из них имеются перемычки, с помощью которых соответствующий канал устанавливается в режим передачи стартстопных сигналов или в режим передачи сигналов произвольной структуры. При установке какого-либо канального согласующего блока 3 в режим передачи сигналов произвольной структуры еще два канальных согласующих блока 3 не задействуются. Импульсы, поступающие от распределителя 4 на коммутирующие входы канальных согласующих блоков 3, управляют их работой так, что на параллельно соединенных информационных выходах канальных согласующих блоков 3 создается групповой двоичный сигнал (ГДС), представляющий собой результат объединения во времени всех входных дискретных сигналов. В ГДС, следующем со скоростью 153,6 кбит/с, образуется цикл длиной в 48 бит. Каждая позиция в цикле соответствует определенному каналь. ному согласующему блоку 3. Значение (О или 1) где на некоторой позиции совпадает со значением сигнала на входе соответствующего канального согласующего блока 3. Если какой-либо канальный согласующий блок 3 и соответствующая позиция в цикле занимаются под передачу сигналов произвольной структуры, то позиции, отстоящие от нее на 16 и 32 бита, остаются неиспользуемыми и по ним все время передается «I. Сформированный групповой сигнал ГДС подается на информационные входы синтезатора 6, стробирующего блока 5 и кодопреобразователя 8. Синтезатор 6, стробирующий блок 5 и счетчик 7 обеспечивают необходимую обработку информации, передаваемой по кодозависимым каналам. Кодонезависимые каналы обрабатываются кодопреобразователем 8. В кодопреобразователь 8 каждый бит, приходящий на информационный вход, сравнивается с хранящимся в оперативном запоминающем блоке 1 битом, который находился на той же позиции в предыдущем цикле. Если в результате сравнения обнаруживается несовпадение, то это означает, что в соответствующем канале появился переход (фронт). Кодопреобразователь 8, используя сигналы, поступающие от датчика 11 меток времени, кодирует момент появления перехода в двоичную комбинацию. заносит ее в оперативный запоминающий блок 1 и затем управляет перемещением этой комбинации в оперативном запоминающем блоке 1 и побитной выдачей ее в блок 12 сопряжения. Обработка информации как в кодозависимых, так и в кодонезависимых каналах предполагает использование оперативного запоминающего блока 1. Поскольку он по объему и по стоимости составляет существенную часть аппаратуры было естественно сделать его общим для обоих случаев. С этой целью в состав устройства введен адресный блок 9 и блок 10 управления, которые взаимодействуя, обеспечивают подключение оперативного запоминающего блока 1 к кодопреобразователю 8, если по цепям идентификации идет сигнал, указывающий, что поступающая информация принадлежит кодонезависимому каналу, либо к синтезатору 6, счетчику 7 и стробирующему блоку 5 в противном случае. Биты, полученные в результате регенерации сигналов кодозависимых каналов в стробирующем блоке 5, и биты, полученные при кодировании моментов появления переходов в кодонезависимых каналах в кодопреобразователе 8, объединяются в оперативном запоминающем блоке 1 в обработанный групповой сигнал (ОГС). В ОГС сохраняется скорость чередования бит - 153,6 кбит/с, а также длина и структура цикла. Блок 12 сопряжения и буферный запоминающий блок 13 предназначаются для преобразования ore в линейный сигнал со скоростью передачи 2,4 кбит/с. Цикл линейного сигнала имеет ту же длину 48 бит и в нем для каждого кодозависимого канала отводится 1 бит, а для каждого кодонезависимого - три бита. Учитывая, что длительность каждого бита линейного сигнала равна длительности 64 бит сигнала ОГС со скоростью передачи 153,6 кбит/с (153,6/2,4 64), формирование линейного сигнала осуществляется путем считывания того бита из группы в 64 бита сигнала ОГС, номер которого в цикле ОГС совпадает с номером формируемого бита линейного сигнала. С этой целью в блок 10 управления формируют две последовательности управляющих импульсов: одна - для кодонезависимых, другая - для кодозависимых каналов. Последовательность YKJ- внутри i-й посылки линейного сигнала (I ) содержит один имцульс, совпадающий с i-й позицией цикла группового сигнала ОГС, следующего со скоростью 153,6 кбит/с. Последовательность внутри i-й посылки линейного сигнала содержит один импульс, совпадающий с i-й позицией группового сигнала ОГС, если i 16, с (i-16)-й позицией, если 16 i 32, и с (i-32)-й позицией, если 32 i 48. По сигналам, поступающим по цепям идентификации, в блоке 10 управления создается объединенная управляющая последовательность ef, строящаяся по правилу: в интервале времени, который занят позицией группового сигнала, отведенной для кодозависимого канала, выполняется of У«з, в интервале, занятом кодонезависимым каналом, Yeg Последовательность о6 поступает в блок 12 сопряжения. При появлении импульса последовательности значение сигнала на выходе блока 12 сопряжения устанавливается равным значению преобразованного группового сигнала в этот момент. Это значение сигнала поддерживается неизменным до следующего импульса of. Благодаря такому построению схемы скорость информации на выходе блока 12 сопряжения оказывается такой, какой она должна быть в линейном сигнале - 2,4 кбит/с. Однако в этой точке длительность посылок сигнала неравномерна, она определяется законом еледования импульсов в g и измеряется во времени. Для того, чтобы устранить этот недостаток в устройство введен буферный запоминающий блок 13, который выравнивает расстояние между переходами в сигнале и делает их кратными периоду частоты 2400-. Сигнал на вы.ходе буферного запоминающего блока 13 является изохронным н через линейный согласующий блок 2 поступает в канал связи.