УСТРОЙСТВО ДЛЯ ПЕРЕМНОЖЕНИЯ МАТРИЦ Российский патент 1994 года по МПК G06F15/347 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных, в том числе и систолических устройств, предназначенных для выполнения операций над матрицами.

Известно устройство для перемножения матриц [1] , содержащее умножитель, сумматор и три регистра. Недостатком этого устройства является то, что оно выполняет перемножение двух матриц.

Наиболее близким к предлагаемому по технической сущности является устройство для перемножения матриц [2] , содержащее n*n вычислительных модулей (ВМ). Недостатком прототипа являются большие аппаратурные затраты.

Целью изобретения является сокращение аппаратурных затрат.

На фиг. 1 представлена структурная схема устройства для перемножения матриц; на фиг. 2 - структурная схема i-го ВМ.

Устройство для перемножения матриц (фиг. 1) содержит n*n ВМ 1.1.1-1. n. n (n - разрядность обрабатываемых матриц), причем первый, второй и третий информационные входы (i, 1)-го ВМ соединены соответственно с i-м информационным входом первой, второй и третьей групп устройства (i = 1, . . . , n), тактовый вход 2 которого соединен с входом записи (i, 1)-го ВМ, второй и третий выходы каждого (i, j-го ВМ соединены соответственно с вторым и третьим информационными входами (i, j+1)-го ВМ модуля (i = 1, . . . , n+1), третий выход (i, n)-го ВМ соединен с i-м выходом устройства, первый выход (i, j)-го ВМ, кроме (n, j)-х ВМ, соединен с первым информационным входом (i+1, j+1)-го ВМ, первый выход (n, j)-го ВМ соединен с первым информационным входом (1, j+1)-го ВМ, четвертый выход (i, j)-го ВМ - с входом записи (i, j+1)-го ВМ.

ВМ 1, i, j (фиг. 2) содержит четыре регистра, умножитель, сумматор, триггер, три элемента И и два элемента ИЛИ. Вход первого регистра 3 подключен к первому информационному входу ВМ, второй информационный вход которого подключен к входу второго регистра 4. Выход первого регистра 3 подключен к первому входу умножителя 5 и первому информационному выходу i-го ВМ, второй выход которого подключен к выходу второго регистра 4 и первому входу первого элемента ИЛИ 6. Выход последнего подключен к второму входу умножителя 5, выход которого подключен к первому входу сумматора 7. Второй вход сумматора подключен к выходу второго элемента ИЛИ 8, первый вход которого подключен к выходу третьего регистра 9. Вход регистра 9 подключен к третьему информационному входу ВМ, третий выход которого подключен к выходу первого элемента И 10. Информационный вход элемента И 10 подключен к выходу сумматора 7 и входу четвертого регистра 11, выход которого подключен к информационным входам второго 12 и третьего 13 элементов И. Выход второго элемента И 12 подключен к второму входу первого элемента ИЛИ 6, выход третьего элемента И 13 подключен к второму входу второго элемента ИЛИ 8. Вход разрешения записи подключен к входу триггера 14, инверсный выход которого подключен к управляющему входу третьего элемента И 13 и входу разрешения записи регистра 11, а прямой выход подключен к управляющим входам первого 10 и второго 12 элементов И и к выходу разрешения записи i-го ВМ.

Устройство предназначено для перемножения матриц А*B*C= F (А, В и С - матрицы размерности n*n) и может быть реализовано на следующих формулах
d_ij= a_ik·b_kj ;
f_isd_ij·c_js , где a_ik, b_kj и с_js - элементы матриц А, В и С; d_ij - элементы промежуточной матрицы; f_is - элементы конечной матрицы F.
Рассмотрим работу устройства. Положим n = 3. Условимся, что прием информации во все регистры осуществляется по переднему фронту синхроимпульса, т. е. в начале такта. Считаем, что перед началом вычислений все регистры установлены в нулевое состояние. Импульс пуска поступает на тактовый вход 2 устройства. На первые входы первым ВМ 1.1.1-1. n. 1 поступают элементы b_kj матрицы В по столбцам, а элементы с_jsматрицы С по строкам, на вторые входы - элементы а_ik матрицы А по строкам, на третьи входы подается логический "0", т. е. С, В - первые входы, 0, А - вторые входы, 0, 0 - третьи входы:


Результирующая матрица получена следующим образом:
f₁₁ = d₁₁C₁₁ + d₁₃C₃₁ + d₁₂C₂₁;
f₂₁ = d₂₂C₂₁ + d₂₁C₁₁ + d₂₃C₃₁;
f₃₁ = d₃₃C₃₁ + d₃₂C₂₁ + d₃₁C₁₁;
f₁₂ = d₁₁C₁₂ + d₁₃C₃₂ + d₁₂C₂₂;
f₂₂ = d₂₂C₂₂ + d₂₁C₁₂ + d₂₃C₃₂;
f₃₂ = d₃₂C₃₂ + d₃₂C₂₂ + d₃₁C₁₂;
f₁₃ = d₁₁C₁₃ + d₁₃C₃₃ + d₁₂C₂₃;
f₂₃ = d₂₂C₂₃ + d₂₁C₁₃ + d₂₃C₃₃;
f₃₃ = d₃₃C₃₃ + d₃₂C₂₃ + d₃₁C₁₃.

Нулевой такт В ВМ 1.1.1 на первый и второй входы поступают соответственно элементы b₁₁ и a₁₁, они записываются в регистры 3.1.1 и 4.1.1. В ВМ 1.2.1 в регистр 3.2.1 записывается b₁₃, а в регистр 4,2,1-a₂₁. В ВМ 1.3.1 в регистр 3.3.1 записывается b₁₃, а в регистр 4.3.1-a₃₁.

Первый такт. В ВМ 1.1.1 на входы умножителя 5.1.1 поступают элементы a₁₁ и b₁₁ умножаются и произведение (a₁₁b₁₁) поступает в сумматор 7.1.1, суммируется с нулем и результат записывается в регистр 11.1.1. В резистор 3.1.1 записывается b₂₁, а в регистр 4.1.1-a₁₂. В регистр 3.1.2 записывается b₁₃, а в регистр 4.1.2-a₁₁. В ВМ 1.2.1 с выхода умножителя 5.2.1 выдается произведение, в сумматоре 7.2.1 суммируется с нулем и результат записывается в регистр 11.2.1. В регистр 3.2.1 записывается элемент b₂₂, а в регистр 4.2.1-a₂₂. В регистр 3.2 2 записывается элемент a₂₁, а в регистр 4.2.2-b₂₁. В ВМ 1.3.1 c выхода умножителя 5.3.1 выдается произведение а₃₁b₁₃, которое, пройдя сумматор 7.3.1, записывается в регистр 11.3.1. В регистр 3.3.1 записывается элемент b₂₃, а регистр 4.3.1-a₃₂. В регистр 3.3.2 записывается элемент b₂₁ а в регистр 4.3.2-a₃₁.

Второй такт. В ВМ 1.1.1 с выхода умножителя 5.1.1 выдается произведение а₁₂b₂₁, которое поступает в сумматор 7.1.1. Сюда же с выхода регистра 11.1.1 через элемент И 13.1.1 и второй вход элемента ИЛИ 8.1.1 на второй вход поступает произведение а₁₁b₁₁ и с выхода сумматора 7.1.1 выдается сумма произведений а₁₁b₁₁+а₁₂b₂₁, которая записывается в регистр 11.1.1. В регистр 3.1.1 записывается элемент b₃₁, а в регистр 4.1.1 - элемент a₁₃. В ВМ 1.1.2 с выхода умножителя 5.1.2 выдается произведение а₁₁b₁₃, которое пройдя сумматор 7.1.2, записывается в регистр 11.1.2. В регистр 3.1.2 записывается элемент b₂₃, а в регистр 4.1.2-a₁₂. В регистр 3.1.3 записывается элемент b₁₂, а в регистр 4.1.3 - элемент a₁₁. В ВМ 1.2.1 с выхода умножителя 5.2.1 выдается произведение а₂₂b₂₂, которое поступает в сумматор 7.2.1, где суммируется с поступающим туда через элементы И 13 и ИЛИ 8 произведением а₂₁b₁₂. С выхода сумматора 7.2.1 выдается сумма а₂₁b₁₂ + а₂₂b₂₂, которая записывается в регистр 11.2.1. В регистр 3.2.1 записывается элемент b₃₂, а в регистр 4.2.1 - элемент a₂₃. В ВМ 1.2.2 с выхода умножителя 5.2.2 выдается произведение, которое, пройдя через сумматор 7.2.2, записывается в регистр 11.2.2. В регистры 3.2.2 и 4.2.2 соответственно записываются элементы b₂₁ и a₂₂. В регистры 3.2.3 и 4.2.3 соответственно записываются элементы а₂₁ и b₁₃. В ВМ 1.3.1 с выхода умножителя 5.3.1 выдается произведение а₃₂b₃₂, которое подается в сумматор 7.3.1. С его выхода выдается сумма а₃₁b₁₃ + а₃₂b₂₃, которая записывается в регистр 11.3.1. В регистры 3.3.1 и 4.3.1 соответственно записываются элементы b₃₃ и а₃₃. В ВМ 1.3.2 с выхода умножителя 5.3.2 выдается произведение а₃₁b₁₂, которое, пройдя сумматор 7.3.2, записывается в регистр 11.3.2. В регистры 3.3.2 и 4.3.2 соответственно записываются элементы b₂₂ и a₃₂. В регистры 3.3.3 и 4.3.3 соответственно записываются элементы b₁₁ и a₃₁.

Третий такт. В ВМ 1.1.1 с выхода умножителя 5.1.1 выдается произведение а₁₃b₃₁ которое поступает в сумматор 7.1.1. С его выхода выдается сумма а₁₁b₁₁+а₁₂b₂₁+а₁₃b₃₁= = d₁₁, которая записывается в регистр 11.1.1. На первый вход ВМ поступает элемент c₁₁, который записывается в регистр 3.1.1. В ВМ 1.1.2 с выхода умножителя 7.1.2 выдается произведение а₁₂b₂₃, которое поступает в сумматор 7.1.2. С его выхода выдается сумма а₁₁b₁₃+а₁₂b₂₃, которая записывается в регистр 11.1.2. В регистры 3.1.2 и 4.1.2 соответственно записываются элементы b₃₃ и а₁₃. В ВМ 1.1.3 с выхода умножителя 5.1.3 выдается произведение а₁₁b₁₂, которое, пройдя сумматор 7.1.3, записывается в регистр 11.1.3. В регистры 3.1.3 и 4.1.3 соответственно записываются элементы b₂₂ и a₁₂. В ВМ 1.2.1 с выхода умножителя 5.2.1 выдается произведение а₂₃b₃₂, она поступает в сумматор 7.2.1, с выхода которого выдается сумма а₂₁b₂₁+а₂₂b₂₂+а₂₃b₃₂ = d₃₂, она записывается в регистр 11.2.1. В ВМ 1.2.2 с выхода умножителя 5.2.2 выдается произведение а₂₂b₂₁, оно поступает в сумматор 7.2.2, с выхода которого выдается сумма а₂₂b₂₁+а₂₂b₂₁, она записывается в регистр 11.2.2. В регистры 3.2.2 и 4.2.2 соответственно записываются элементы b₃₁ и а₂₃. В ВМ 1.2.3 с выхода умножителя 5.2.3 выдается произведение а₂₁b₁₃, которое пройдя сумматор 7.2.3, записывается в регистр 11.2.3. В регистры 3.2.3 и 4.2.3 соответственно записываются элементы b₂₃ и a₂₂. В ВМ 1.3.1 с выхода умножителя 5.3.1 выдается произведение а₃₃b₃₃, оно поступает в сумматор 7.3.1, с выхода которого выдается сумма а₃₁b₁₃+а₃₂b₂₃+а₃₃b₃₃= d₃₃, она записывается в регистр 11.3.1. В регистр 3.3.1 записывается элемент с₃₁. В ВМ 1.3.2 с выхода умножителя 5.3.2 выдается произведение а₃₂b₂₂, оно поступает в сумматор 7.3.2, с выхода которого выдается сумма а₂₁b₁₂+а₃₂b₂₂, она записывается в регистр 11.3.2. В регистры 3.3.2 и 4.3.2 соответственно записываются элементы b₃₂ и a₃₃. В ВМ 1.3.3 с выхода умножителя 5.3.3 выдается произведение а₃₁b₁₁, которое, пройдя сумматор 7.3.3, записывается в регистр 11.3.3. В регистры 3.3.3 и 4.3.3 соответственно записываются элементы b₂₁ и a₃₂.

Четвертый такт. В ВМ 1.1.1 с выхода умножителя 5.1.1 выдается произведение d₁₁c₁₁, которое поступает в сумматор 7.1.1, суммируется с нулем и, пройдя элемент И 10.1.1, записывается в регистр 9.1.2. В регистр 3.1.1 записывается c₁₂. В ВМ 1.1.2 с выхода умножителя 5.1.2 выдается произведение а₁₃b₃₃, оно поступает в сумматор 7.1.2, с выхода которого выдается сумма а₁₁b₁₃+а₁₂b₂₃+а₁₃b₃₃= d₁₃, она записывается в регистр 11.1.2, а в регистр 3.1.2 записывается с₃₁. В ВМ 1.1.3 с выхода умножителя 5.1.3 выдается произведение а₁₂иb₂₂, оно поступает в сумматор 7.1.3, с выхода которого выдается сумма а₁₁b₁₂+а₁₂b₂₂, она записывается в регистр 11.1.3. В регистры 3.1.3 и 4.1.3 соответственно записываются элементы b₃₂ и a₁₃. В ВМ 1.2.1 с выхода умножителя 5.2.2 выдается произведение d₂₂c₂₁, которое пройдя сумматор 7.2.1, записывается в регистр 9.2.2. В регистр 3.2.1 записывается элемент с₂₂. В ВМ 1.2.2 с выхода умножителя 5.2.2 выдается произведение а₂₃b₃₁, оно поступает в сумматор 7.2.2, с выхода которого выдается сумма а₂₁b₂₁+a₂₂b₂₁+a₂₃b₃₁= d₂₁, она записывается в регистр 11.2.2. В регистр 3.2.2 записывается элемент с₁₁. В ВМ 1.2.3 с выхода умножителя 5.2.3 выдается произведение а₂₂b₂₃, оно поступает в сумматор 7.2.3, с выхода которого выдается сумма а₂₁b₁₃+a₂₂b₂₃, она записывается в регистр 11.2.3. В регистры 3.2.3 и 4.2.3 записываются элементы b₃₃ и a₂₃. В ВМ 1.3.1 с выхода умножителя 5.3.1 выдается произведение d₂₂c₃₁, которое записывается в регистр 9.3.2. В регистр 3.3.1 записывается элемент с₃₂. В ВМ 1.3.2 с выхода умножителя 5.3.2 выдается произведение а₃₃b₃₂, оно поступает в сумматор 7.3.2, с выхода которого выдается сумма а₃₁b₁₂ + +а₃₂b₃₂ + а₃₃b₃₂ = d₃₂, оно записывается в регистр 11.3.2. В регистр 3.3.2 записывается элемент с₂₁. В ВМ 1.3.3 с выхода умножителя 5.3.3 выдается произведение а₃₂, b₃₁, оно поступает в сумматор 7.3.3, с выхода которого выдается сумма a₃₁b₁₁+a₃₂b₂₁, и она записывается в регистр 11.3.3. В регистры 3.3.3 и 4.3.3 записываются соответственно элементы b₃₁ и а₃₃.

Пятый такт. В ВМ 1.1.1 с выхода умножителя 5.1.1. выдается произведение d₁₁c₁₂, которое, пройдя сумматор 7.1.1, записывается в регистр 9.1.2. В регистр 3.1.1 записывается элемент с₁₃. В ВМ 1.1.2 с выхода умножителя 5.1.2 выдается произведение d₁₃c₃₁, оно поступает в сумматор 7.1.2, с выхода которого выдается сумма d₁₁c₁₁ + +d₁₃c₃₁, она записывается в регистр 9.1.3. В регистр 3.1.2 записывается элемент с₃₂. В ВМ 1.1.3 с выхода умножителя 5.1.3 выдается произведение a₁₃b₃₂, оно поступает в сумматор 7.1.3, с выхода которого выдается сумма a₁₁b₁₂ + a₁₂b₂₂ + a₁₃b₃₂ = d₁₂, она записывается в регистр 11.1.3. В регистр 3.1.3 записывается элемент с₂₁. В ВМ 1.2.1 в регистр 3.2.1 записывается элемент с₂₃. С выхода умножителя 5.2.1 выдается произведение d₂₂c₂₂, которое пройдя сумматор 7.2.1 и элемент И 10.2.1, записывается в регистр 9.2.2. В ВМ 1.2.2 с выхода умножителя 5.2.2 выдается произведение d₂₁c₁₁, оно поступает в сумматор 7.2.2, с выхода которого выдается сумма d₂₂c₂₁ + d₂₁c₁₁, она записывается в регистр 9.2.3. В регистр 3.2.2 записывается элемент с₁₂. В ВМ 1.2.3 с выхода умножителя 5.2.3 выдается произведение a₂₃b₃₃, оно поступает в сумматор 7.2.3, с выхода которого выдается сумма a₂₁b₁₃ + a₂₂b₂₃ + a₂₃b₃₃ = d₂₀, она записывается в регистр 11.2.3. В регистр 3.2.3 записывается с₃₁. В ВМ 1.3.1 в регистр 3.3.1 записывается элемент с₃₃. С выхода умножителя 5.3.1 выдается произведение d₃₃c₃₂, которое, пройдя сумматор 7.3.1, записывается в регистр 9.3.2. В ВМ 1.3.2 с выхода умножителя 5.3.2 выдается произведение d₃₂c₂₁, оно поступает в сумматор 7.3.2, с выхода которого выдается сумма d₃₂c₃₃ + d₃₂c₂₂, она записывается в регистр 9.3.3. В регистр 3.3.2 записывается элемент с₂₂. В ВМ 1.3.3 с выхода умножителя 5.3.3 выдается произведение a₃₃b₃₁, оно поступает в сумматор 7.3.3, с выхода которого выдается сумма a₃₁b₁₁ + a₃₂b₂₁ + a₃₁b₃₁ = d₃₁, она записывается в регистр 11.3.3. В регистр 3.3.3 записывается элемент с₁₁.

Шестой такт. Во входные регистры 3.1.1 и 4.1.1 ВМ 1.1.1 поступают элементы новых матриц А^I *В^I . С выхода умножителя 5.1.1 выдается произведение d₁₁c₁₃, которое, пройдя сумматор 7.1.1, записывается в регистр 9.1.2. В ВМ 1.1.2 с выхода умножителя 5.1.2 выдается произведение d₁₃c₃₂, оно поступает в сумматор 7.1.2, с выхода которого выдается сумма d₁₁c₁₂ + d₁₃c₃₂, она записывается в регистр 9.1.3. В регистр 3.1.2 записывается элемент с₃₃. В ВМ 1.1.3 с выхода умножителя 5.1.3 выдается произведение d₁₂c₂₁, оно поступает в сумматор 7.1.3, с выхода которого выдается сумма d₁₁c₁₁ + d₁₃c₃₁ + d₁₂c₂₁ = f₁₁, которая, пройдя элемент И 10.1.3, поступает на выход устройства. В регистр 3.1.3 записывается элемент с₂₂. Во входные регистры 3.2.1 и 4.2.1 ВМ 1.2.1 поступают элементы новых матриц. С выхода умножителя 5.2.1 выдается произведение d₂₂c₂₃, которое, пройдя сумматор 7.2.1, записывается в регистр 9.2.2. В ВМ 1.2.2 с выхода умножителя 5.2.2 выдается произведение d₂₁c₁₂, оно поступает в сумматор 7.2.2, с выхода которого выдается сумма d₂₂c₂₂ + d₁₂c₁₂, она записывается в регистр 9.2.3. В регистр 3.2.3 записывается элемент с₁₃. В ВМ 1.2.3 с выхода умножителя 5.2.3 выдается произведение d₂₃c₃₁, оно поступает в сумматор 7.2.3, с выхода которого выдается сумма d₂₂c₂₁ + d₂₁c₁₁ + d₂₃c₃₁ = f₂₁, она поступает на выход устройства. В регистр 3.2.3 записывается элемент с₃₂. В ВМ 1.3.1 во входные регистры 3.3.1 и 4.3.1 поступают элементы новых матриц. С выхода умножителя 5.3.1 выдается произведение d₃₃c₃₃, которое, пройдя сумматор 7.3.1, записывается в регистр 9.3.2. В ВМ 1.3.2 с выхода умножителя 5.3.2 выдается произведение d₃₂c₂₂, оно поступает в сумматор 7.3.2, с выхода которого выдается сумма d₃₂c₂₁ + d₃₂c₂₂, она через элемент И 10.3.2 записывается в регистр 9.3.3. В регистр 3.3.2 записывается элемент с₂₃. В ВМ 1.3.3 с выхода умножителя 5.3.3 выдается произведение d₃₁c₁₁, оно поступает в сумматор 7.3.3, с выхода которого выдается сумма d₃₃c₃₁ + d₃₂c₂₁ + d₃₁c₁₁ = f₃₁, которая поступает на выход устройства. В регистр 3.3.3 записывается элемент с₁₂.

Седьмой такт. В ВМ 1.1.2 с выхода умножителя 5.1.2 выдается произведение d₁₃c₃₃, оно поступает в сумматор 7.1.2, с выхода которого выдается сумма d₁₁c₁₃ + +d₁₃c₃₃, она записывается в регистр 9.1.3. В ВМ 1.1.3 с выхода умножителя 5.1.3 выдается произведение d₁₂c₂₂, оно поступает в сумматор 7.1.3, с выхода которого выдается сумма d₁₁c₁₂ + d₁₃c₃₂ + d₁₂c₂₂ = f₁₂, она поступает на выход устройства. В регистр 3.1.3 записывается элемент с₂₃. В ВМ 1.2.2 с выхода умножителя 5.2.2 выдается произведение d₂₁c₁₃, оно поступает в сумматор 7.2.2, с выхода которого выдается сумма d₂₂c₂₃ + +d₂₁c₁₃, она, пройдя элемент И 10.2.2, записывается в регистр 9.2.3. В ВМ 1.2.3 с выхода умножителя 5.2.3 выдается произведение d₂₃c₃₂, оно поступает в сумматор 7.2.3, с выхода которого выдается сумма d₂₂c₂₂ + d₂₁c₁₂ + d₂₃c₃₂ = f₂₂, она поступает на выход устройства . В регистр 3.2.3 записывается элемент с₃₃. В ВМ 1.3.2 с выхода умножителя 5.3.2 выдается произведение d₃₂c₂₃, оно поступает в сумматор 7.3.2, с выхода которого выдается сумма d₃₃c₃₃ + d₃₂c₂₃, она записывается в регистр 9.3.3. В ВМ 1.3.3 с выхода умножителя 5.3.3 выдается произведение d₃₁c₁₂, оно поступает в сумматор 7.3.3, с выхода которого выдается сумма d₃₂c₂₁ + d₃₂c₂₂ + d₃₁c₁₂ = f₃₂, она поступает на выход устройства. В регистр 3.3.3 записывается элемент с₁₃.

Восьмой такт. С выхода умножителя 5.1.3 выдается произведение d₁₂c₂₃, оно поступает в сумматор 7.1.3, с выхода которого выдается сумма d₁₁c₁₃ + d₁₃c₃₃ + d₁₂c₂₃ = f₁₃, она пройдя элемент И 10.1.3, выдается на выход устройства. С выхода умножителя 5.2.3 выдается произведение, оно поступает в сумматор 7.2.3, с выхода которого выдается сумма d₂₂c₂₃ + d₂₁c₁₃ + d₂₃c₃₃ = f_23, она, пройдя элемент И 10.2.3, поступает на выход устройства. С выхода умножителя 5.3.3 выдается произведение d₃₁c₁₃, оно поступает в сумматор 7.3.3, с выхода которого выдается сумма d₃₃c₃₃ + d₃₂c₂₃ + d₃₁c₁₃ = f₃₃, она пройдя элемент 10.3.3, поступает на выход устройства.

На этом работа устройства по вычислению матрицы F = A˙B˙C заканчивается. Таким образом, заявляемое устройство выгодно отличается от прототипа, поскольку при той же производительности в заявляемом устройстве на n˙n регистров и триггеров меньше. (56) 1. Авторское свидетельство СССР N 1363248, кл. G 06 F 15/347, 1986.

2. Авторское свидетельство СССР N 1552200, кл. G 06 F 15/347, 1988.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных, в том числе и систолических устройств, предназначенных для выполнения операций над матрицами. Целью изобретения является сокращение аппаратурных затрат. Устройство для перемножения матриц содержит n n вычислительных модулей (n - разрядность обрабатываемых матриц), причем каждый вычислительный модуль содержит регистры 3, 4, 9 и 11, умножитель 5, элементы ИЛИ 6 и 8, сумматор 7, элементы И 10, 12 и 13 и триггер 14. 2 ил.

УСТРОЙСТВО ДЛЯ ПЕРЕМНОЖЕНИЯ МАТРИЦ, содержащее n · n вычислительных модулей (n - разрядность обрабатываемых матриц), причем первый, второй и третий информационные входы (i, 1)-го вычислительного модуля соединены соответственно с i-м информационным входом первой, второй и третьей групп устройства (i = 1, . . . , n), тактовый вход которого соединен с входом записи (i, 1)-го вычислительного модуля, второй и третий выходы каждого (i, j)-го вычислительного модуля соединены соответственно с вторым и третьим информационными входами (i, j + 1)-го вычислительного модуля (j = 1, . . . , n - 1), третий выход (i, n)-го вычислительного модуля соединен с i-м выходом устройства, при этом каждый вычислительный модуль содержит четыре регистра, умножитель, сумматор, триггер, три элемента И и два элемента ИЛИ, причем первый информационный вход вычислительного модуля соединен с информационным входом первого регистра, выход которого соединен с первым выходом вычислительного модуля и первым входом умножителя, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом второго регистра и вторым выходом вычислительного модуля, второй информационный вход которого соединен с информационным входом второго регистра, а третий информационный вход - с информационным входом третьего регистра, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом умножителя, а выход сумматора - с информационным входом четвертого регистра и первым входом первого элемента И, выход которого соединен с третьим выходом вычислительного модуля, а второй вход первого элемента И - с прямым выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом четвертого регистра, а выход второго элемента И - с вторым входом первого элемента ИЛИ, входы синхронизации всех регистров объединены и соединены с входом записи вычислительного модуля, отличающееся тем, что, с целью сокращения аппаратурных затрат, первый выход (i, j)-го вычислительного модуля, кроме (n, j)-х вычислительных модулей, соединен с первым информационным входом (i + 1, j + 1)-го вычислительного модуля, первый выход (n, j)-го вычислительного модуля - с первым информационным входом (1, j + 1)-го вычислительного модуля, четвертый выход (i, j)-го вычислительного модуля - с входом записи (i, j + 1)-го вычислительного модуля, а в каждом из вычислительных модулей вход записи соединен с входом триггера, прямой выход которого соединен с четвертым выходом вычислительного модуля, а инверсный выход - с первым входом третьего элемента И и с входом разрешения записи четвертого регистра, второй вход которого соединен с выходом четвертого регистра, а выход третьего элемента И - с вторым входом второго элемента ИЛИ.