ДЕШИФРАТОР Российский патент 1994 года по МПК H03M5/00 

Изобретение относится к технике формирования цифровых унитарных сигналов, в частности к устройствам дешифрации.

Известен дешифратор, содержащий входной регистр, декодер и устройство для контроля дешифратора [1] .

Недостаток этого дешифратора состоит в сложности его схемы.

Наиболее близким к предлагаемому дешифратору является устройство [2] , содержащее входной регистр, информационный вход которого является входом дешифратора, причем выходы первого - n-го разрядов входного регистра (n - разрядность входного кода) соединены с соответствующими информационными входами декодера, выходы которого являются информационными выходами дешифратора.

Недостаток этого устройства состоит в том, что при возникновении сбоев в передающем или приемном устройстве дешифратор формирует неправильный выходной сигнал.

Цель изобретения - повышение достоверности дешифратора.

Сущность изобретения состоит в том, что в дешифратор, содержащий входной регистр, информационный вход которого является входом дешифратора, причем выходы первого - n-го разрядов входного регистра (n - разрядность входного кода) соединены с соответствующими информационными входами декодера, выходы которого являются информационными выходами дешифратора, введены элемент ИМПЛИКАЦИЯ и элементы задержки, при этом входной регистр содержит дополнительно два разряда на установку кода "01", выходы которых соединены соответственно с первым и вторым входами элемента ИМПЛИКАЦИЯ, выход которого соединен через первый элемент задержки с входом блокировки декодера и входом второго элемента задержки, выход которого является контрольным выходом дешифратора.

На чертеже представлена схема дешифратора.

Выходы первого - n-го разрядов входного регистра 1 соединены с соответствующими входами декодера 2, выход (n + 1)-го разряда соединен с первым входом элемента ИМПЛИКАЦИЯ 3, второй вход которого соединен с выходом (n + 2)-го разряда. Выход элемента ИМПЛИКАЦИЯ подключен к входу первого элемента 4 задержки, выход которого соединен с входом блокировки декодера 2 и входом второго элемента 5 задержки, выход которого является контрольным выходом 6 дешифратора.

Дешифратор работает следующим образом.

Пусть на вход входного регистра 1 поступает управляющее слово S_К с элементами кода S_j (j = 1,2, . . . , n + 2), где n - число разрядов входного регистра, преобразуемых в выходные сигналы). Выходные сигналы входного регистра 1 r_l (l = 1,2, . . . , n) поступают на соответствующие входы декодера 2, на выходе которого формируются сигналы K_i (i = 1,2, . . . , 2ⁿ). Выходные сигналы r_n+1 и r_n+2 входного регистра 1 подаются на первый и второй входы элемента ИМПЛИКАЦИЯ 3.

Пусть управляющее слово S_К формируется таким образом, что его элементы кода S_n+1 = 0 и S_n+2 = 1. Тогда при правильной работе передающего и приемного устройств r_n+1 = 0 и r_n+2 = 1. В это случае выходной сигнал R элемента ИМПЛИКАЦИЯ 3 равен нулю и выходной сигнал R_в первого элемента 4 задержки также равен нулю. Если R = 0, то выходные сигналы K_i декодера 2 формируются согласно входному коду с элементами кода r_l. Если сигнал r_n+1 = 1 или r_n+2 = 0, то сигнал R = 1. Этот сигнал через первый элемент 4 задержки на выключение блокирует выходные сигналы K_i декодера 2 и запускает второй элемент 5 задержки, который по истечении времени τ₃ формирует на своем выходе 6 сигнал неисправности N = 1 (τ₃ - время задержки элемента 5). Таким образом, при правильной работе (r_n+2 = 1, r_n+1 = 0, сигналы R = 0, R_в = 0, N = 0) отсутствует блокировка выходных сигналов K_i. При неправильной работе (r_n+1 = 1 или r_n+2 = 0, сигналы R = 1, R_в = 1, N = 1) осуществляется блокировка выходных сигналов K_i и формируется контрольный сигнал неисправности N = 1.

Рассмотрим работу дешифратора при возможных отказах передающего или приемного устройства входного регистра.

Пусть отказало передающее или приемное устройство таким образом, что входной регистр 1 все элементы кода S_j воспринимает в виде S_j = 1. В этом случае S_j = r_j = 1, элемент ИМПЛИКАЦИЯ 3 формирует сигнал R = 1, первый элемент 4 задержки формирует сигнал R_в = 1, а второй элемент 5 задержки формирует контрольный сигнал неисправности N = 1. Одновременно сигнал R_в = 1 осуществляет блокировку выходных сигналов K_i декодера 2.

Пусть отказало передающее или приемное устройство таким образом, что входной регистр 1 воспринимает элементы кода в виде S_j = 0. В этом случае S_j = r_j = 0, сигналы R = 1, R_в = 1, N = 1. Сигнал R_в = 1 осуществляет блокировку выходных сигналов K_i, а второй элемент задержки формирует контрольный сигнал неисправности N = 1.

Передача управляющего слова S_К производится в условиях действиях помех. При это формирование S_j = 0 или S_j = 1 равновероятно и не зависит от передаваемого кода. В этом случае вероятность записи информации S_j = 0 или S_j = 1 равна
P_j = 0,5. (1)
Вероятность записи Р₀₁ кода 01 в (n + 1)-й и (n + 2)-й разряды входного регистра 1 определяется равенство
Р₀₁ = P_j^. P_j = 0,25. (2)
Случайное событие считают достоверны, если вероятность его появления Р_д > 0,9. В рассматриваемом случае вероятность формирования достоверного сигнала R = 1, характеризующего наличие сбоя при передаче информации, равна
P_R = 1 - Р₀₁ = 0,75. (3)
Определяют вероятность записи кода 01 в (n + 1)-й и (n + 2)-й разряды входного регистра 1 двумя управляющими словами S_К, следующими друг за другом. Эта вероятность равна
Р₀₁¹ = Р₀₁² = 0,0625. (4)
Если время передачи одного управляющего слова равно Т_с, то при осуществлении задержки заднего фронта сигнала R_в = 1 на время 2Т_с вероятность формирования сигнала R_в = 0 (необнаружение сбоев при передаче информации) равна Р₀₁¹. Тогда при времени задержки первого элемента 4 задержки τ_в = 2Т_с вероятность формирования достоверных сигналов R_в = 1 и N = 1 равна
P_N = 1 - Р₀₁' = 0,9375 > Р_д. (5)
В рассматриваемых условиях действия помех сигнал R_в = 1 существует непрерывно в течение всего времени до тех пор, пока при передаче трех следующих друг за другом управляющих слов элементы кода S_n+1 = 0 и S_n+2 = 1. Вероятность такого события равна
Р₀₁" = Р₀₁³ = 0,016. (6)
Иначе говоря, пребывание сигнала R_в = 1 возможно один раз в течение времени передачи 64 управляющих слов, что непосредственно следует из выражения (6). Если задержку τ₃ второго элемента 5 второго элемента 5 задержки выбрать в пределах
5Т_с ≅τ₃≅ 63Т_с,
а задержка τ_в = 2Т_с, то достоверная блокировка выходных сигналов K_i и сигнал неисправности N = 1 формируются с вероятностью P_N = 0,9375.

При единичных случайных сбоях в передаче управляющих слов S_к время существования сигнала R_в = 1 меньше 5Т_с. В этом случае производится блокировка выходных сигналов K_i, формирование контрольного сигнала неисправности не осуществляется.

Оценивают достоверность выдачи выходных сигналов K_i известным дешифратором, Считают, что содержание управляющего слова S_К может быть произвольным, а правильный выходной сигнал должен быть единственным. Вероятность выдачи правильного сигнала K_i известным устройством равна
P′= (1/2)ⁿ
Например, при n = 3, P' = 0,125, а вероятность выдачи правильного сигнала рассматриваемым дешифратором определяется выражением (5) и равна 0,9373. (56) 1. Авторское свидетельство СССР N 1494006, кл. G 06 F 11/00, 1986.
2. Клингман. Проектирование специализированных микропроцессорных систем. М. : Мир, 1985, с. 31, рис. 1.19.

Изобретение относится к технике формирования цифровых унитарных сигналов, в частности к устройствам дешифрации. Дешифратор позволяет повысить достоверность выдаваемых сигналов. Входной регистр 1 содержит n разрядов, выходы которых соединены с соответствующими информационными входами декодера 2, и два дополнительных разряда, выходы которых соединены с первым и вторым входами элемента ИМПЛИКАЦИЯ 3. Выход последнего подключен к входу первого элемента 4 задержки, выход которого соединен с входом блокировки декодера 2 и входом второго элемента 5 задержки, выход которого является контрольным выходом дешифратора. Такое соединение элементов повышает достоверность выходных информационных сигналов дешифратора за счет блокировки декодера 2. 1 ил.

ДЕШИФРАТОР, содержащий входной регистр, информационный вход которого является входом дешифратора, выходы первого - n-го разрядов входного регистра (n - разрядность входного кода) соединены с соответствующими информационными входами декодера, выходы которого являются информационными выходами дешифратора, отличающийся тем, что, с целью повышения достоверности дешифратора, в него введены элемент ИМПЛИКАЦИЯ и элементы задержки, входной регистр содержит дополнительно два разряда на установку кода "01", выходы которых соединены соответственно с первым и вторым входами элемента ИМПЛИКАЦИЯ, выход которого соединен через первый элемент задержки с входом блокировки декодера и входом второго элемента задержки, выход которого является контрольным выходом дешифратора.