АДАПТИВНЫЙ ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР Российский патент 2001 года по МПК G01S13/58 H03D13/00 

Изобретение относится к радиотехнике и может использоваться в радиолокационных и связных системах для измерения частоты непрерывного или амплитудно-модулированного радиосигнала, принимаемого на фоне шумов.

Известно устройство, являющееся аналогом (Лихарев В.А. Цифровые методы и устройства в радиолокации. - М.: Сов. Радио, 1973, с. 276, рис. 3.24), представляющее собой цифровой частотный дискриминатор и содержащее ограничитель (имеется в заявляемом устройстве), соединенный по входу с шиной входных сигналов, а по выходу с входами двух перемножителей (имеются в заявляемом устройстве), вторые входы которых соединены с генератором опорной частоты (имеется в заявляемом устройстве) в одном канале непосредственно, а в другом через фазосдвигающую на π/2 цепь (имеется в заявляемом устройстве), выходы перемножителей подключены непосредственно и через инверторы к входам триггеров со счетным входом своих каналов, выходы триггеров подключены к входам формирователей импульсов и к соответствующим первым входам схем И, вторые входы которых соединены с выходами соответствующих формирователей, а выходы схем И подключены к соответствующим входам двух четырехвходовых элементов ИЛИ, выводы которых соединены с входами реверсивного счетчика (имеется в заявляемом устройстве), выходы разрядов которого являются выходами устройства.

Недостатком данного устройства является то, что реверсивный счетчик позволяет снимать информацию только в определенные моменты времени, определяемые его разрядностью, после чего он должен быть установлен в нулевое состояние. К недостаткам данного устройства можно отнести то, что отсутствует возможность определения знака расстройки, а также отсутствует возможность регулировки крутизны и формы дискриминационной характеристики.

Известно устройство, также являющееся аналогом (авт. св. СССР N 1052093, МПК 6 G 01 S 13/58, 1982), представляющее собой цифровой частотный дискриминатор и содержащее ограничитель (имеется в заявляемом устройстве), соединенный по входу с шиной входных сигналов, а по выходу с входами двух перемножителей (имеются в заявляемом устройстве), вторые входы которых соединены с генератором опорной частоты (имеется в заявляемом устройстве) в одном канале непосредственно, а в другом через фазосдвигающую на π/2 цепь (имеется в заявляемом устройстве), выходы перемножителей подключены непосредственно и через инверторы к входам триггеров со счетным входом своих каналов, выходы триггеров подключены к входам формирователей импульсов и к соответствующим первым входам схем И, вторые входы которых соединены с выходами соответствующих формирователей, а выходы схем И подключены к соответствующим входам двух четырехвходовых элементов ИЛИ, блок управления, содержащий последовательно соединенные триггер Шмидта, делитель частоты и формирователь импульсов (имеется в заявляемом устройстве), знаковый триггер (имеется в заявляемом устройстве), первый дополнительный элемент И, последовательно включенные второй дополнительный элемент И и инвертор, третий дополнительный элемент И, дополнительный элемент ИЛИ и регистр сдвига (имеется в заявляемом устройстве), выход которого соединен с вычитающим входом реверсивного счетчика (имеется в заявляемом устройстве), соединенного своим суммирующим входом с входом регистра сдвига, при этом выход четырехвходового элемента ИЛИ первого канала соединен с первыми входами первого и второго дополнительных элементов И, выход четырехвходового элемента ИЛИ второго канала соединен с вторыми входами второго и третьего дополнительных элементов И, выход инвертора подключен соответственно ко второму и первому входам первого и третьего дополнительных элементов И, выходы которых подключены соответственно к входам S и R знакового триггера и к входам дополнительного элемента ИЛИ, выход которого подключен к входу регистра сдвига, тактовый вход которого соединен с генератором опорного сигнала через блок управления, при этом выходы разрядов реверсивного счетчика являются выходами устройства.

В результате появилась возможность определения знака расстройки, однако данное устройство имеет тот же недостаток - невозможность регулировки крутизны дискриминационной характеристики.

Наиболее близким по технической сущности и функциональному назначению является цифровой частотный дискриминатор, являющийся прототипом (патент РФ N 2040852, МКИ 6 H 03 D 13/00, Бюл. Изобр. N 21, 1995 г.), и представляющий собой устройство, содержащее входной амплитудный ограничитель (имеется в заявляемом устройстве), последовательно соединенные генератор (опорного сигнала (имеется в заявляемом устройстве) и фазовращатель на π/2 (имеется в заявляемом устройстве) и первый и второй каналы, каждый из которых содержит последовательно соединенные перемножитель, первый счетный триггер и первый элемент И, последовательно соединенные первый формирователь импульсов, вход которого подключен к выходу первого счетного триггера, и второй элемент И, последовательно соединенные инвертор, вход которого подключен к выходу перемножителя, второй счетный триггер и третий элемент И, последовательно соединенные второй формирователь импульсов, вход которого подключен к выходу счетного триггера, и четвертый элемент И, а также элемент ИЛИ, подключенный к выходам первого - четвертого элементов И, при этом выход входного амплитудного ограничителя подключен к первым выходам перемножителей первого и второго каналов, выход генератора опорного сигнала и выход фазовращателя на π/2 - соответственно ко вторым входам перемножителей первого и второго каналов, вторые входы первого и второго элементов И первого канала подключены соответственно к выходам второго формирователя импульсов и первого счетного триггера второго канала, вторые входы первого и второго элементов И второго канала - к выходам первого счетного триггера и второго формирователя импульсов первого канала, вторые входы третьего и четвертого элементов И одного канала подключены соответственно к выходам первого формирователя импульсов и второго счетного триггера другого канала, а также содержит последовательно соединенные первый дополнительный элемент И, входы которого подключены к выходам элементов ИЛИ первого и второго каналов, и дополнительный инвертор, второй и третий дополнительные элементы И, первые входы которых подключены к выходам элементов ИЛИ первого и второго каналов соответственно, а вторые входы - к выходу дополнительного инвертора, первый дополнительный элемент ИЛИ и знаковый триггер (имеется в заявляемом устройстве), входы которых подключены к выходам второго и третьего элементов И, N-разрядный реверсивный счетчик (имеется в заявляемом устройстве), блок управления (имеется в заявляемом устройстве), включенный между выходом генератора опорного сигнала и тактовым входом N-разрядного реверсивного счетчика, и содержащий последовательно соединенные триггер Шмидта (имеется в заявляемом устройстве), делитель частоты (имеется в заявляемом устройстве) и формирователь импульсов, (имеется в заявляемом устройстве), первый и второй n-входовые элементы И (имеются в заявляемом устройстве), входы которых подключены соответственно к прямым и инверсным выходам n старших разрядов N-разрядного реверсивного счетчика, управляющий триггер (имеется в заявляемом устройстве), входы которого подключены к выходам первого и второго n-входовых элементов И, реверсивный счетчик с ограничением счета (имеется в заявляемом устройстве), второй дополнительный элемент ИЛИ (имеется в заявляемом устройстве), входы которого подключены к выходам первого и второго n-входовых элементов И, четвертый дополнительный элемент И (имеется в заявляемом устройстве), входы которого подключены соответственно к выходам блока управления и второго дополнительного элемента ИЛИ, а выход - к тактовому входу реверсивного счетчика с ограничением счета, вход направления счета подключен к выходу управляющего триггера, а также блок согласования времен отсчетов (имеется в заявляемом устройстве), вход и тактовый вход которого подключены соответственно к выходам первого дополнительного элемента ИЛИ и блока управления, и последовательно соединенные регистр сдвига (имеется в заявляемом устройстве), вход и тактовый вход которого подключены соответственно к выходам блока управления и блока согласования времен отсчетов, мультиплексор, адресный вход которого подключен к выходу реверсивного счетчика с ограничением счета, являющимся выходом кода крутизны дискриминационной характеристики, выходы мультиплексора и блока согласования времени отсчета подключены соответственно к суммирующему и вычитающему входам N-разрядного реверсивного счетчика, входы установки блока согласования времени отсчетов, регистра сдвига, N-разрядного реверсивного счетчика, управляющего триггера, и реверсивного счетчика с ограничением счета являются входом установки цифрового частотного дискриминатора, выход знакового триггера - выходом знака, а выходы разрядов N-разрядного реверсивного счетчика - выходом цифрового частотного дискриминатора.

Данное устройство обладает некоторыми недостатками, а именно низкой помехоустойчивостью, что выражается в увеличении количества аномальных ошибок при воздействии шума. Также недостатком является то, что изменение крутизны дискриминационной характеристики достигается изменением времени задержки в регистре сдвига за счет изменения числа элементов задержки, что приводит к дополнительному уменьшению относительной точности измерения частоты при малых значениях крутизны дискриминационной характеристики. Другой недостаток - возможные разрывы дискриминационной характеристики при переключении ее крутизны.

Задача, стоящая перед изобретателем, заключается в повышении относительной точности измерения частоты при малых наклонах дискриминационной характеристики за счет сохранения длины регистра сдвига, повышении помехоустойчивости и возможности адаптивного изменения крутизны и формы дискриминационной характеристики.

Технический результат изобретения заключается в увеличении помехоустойчивости, более полном использовании элементов памяти устройства во всех режимах обработки сигналов, и в возможности адаптивного изменения крутизны и формы дискриминационной характеристики.

Поставленный технический результат достигается тем, что в цифровой частотный дискриминатор, содержащий входной амплитудный ограничитель, вход которого соединен с шиной входных сигналов, генератор опорного сигнала, выход которого подключен к первому входу первого перемножителя непосредственно, а к первому входу второго перемножителя подключен через фазовращатель на π/2, вторые входы перемножителей объединены, первый знаковый триггер, выход которого подключен к выходной шине потенциала знака, триггер Шмидта, формирователь синхроимпульсов, входящий в состав блока управления, причем вход блока управления подключен к выходу генератора опорного сигнала, а его выход, являющийся выходом формирователя синхроимпульсов, подключен к объединенным тактовым входам блока согласования времен отсчетов, регистра сдвига, N-разрядного реверсивного счетчика, а также к первому входу двухвходового элемента И, выход блока согласования времен отсчетов подключен к суммирующему входу N-разрядного реверсивного счетчика и через регистр сдвига подключен к вычитающему входу N-разрядного реверсивного счетчика, первый и второй n-входовые элементы И, входы которых подключены соответственно к инверсным и прямым выходам п старших разрядов N-разрядного реверсивного счетчика, управляющий триггер, входы которого подключены соответственно к выходам первого и второго n-входовых элементов И, элемент ИЛИ, входы которого подключены к выходам первого и второго n-входовых элементов И, а выход подключен ко второму входу двухвходового элемента И, реверсивный счетчик с ограничением счета, тактовый вход которого подключен к выходу двухвходового элемента И, вход направления счета подключен к выходу управляющего триггера, а его выходы подключены к выходной шине кода крутизны дискриминационной характеристики, причем вход триггера Шмидта подключен к выходу входного амплитудного ограничителя, а его выход подключен ко вторым входам первого и второго перемножителей, введен блок устранения дребезга, имеющий два входа, подключенные соответственно к выходам первого и второго перемножителей, и содержащий два D-триггера и два формирователя импульсов, причем информационный вход первого D-триггера и вход первого формирователя импульсов подключены к выходу первого перемножителя, а информационный вход второго D-триггера и вход второго формирователя импульсов подключены к выходу второго перемножителя, выход первого формирователя импульсов соединен с тактовым входом второго D-триггера, выход второго формирователя импульсов соединен с тактовым входом первого D-триггера, а выходы первого и второго D-триггеров являются соответственно первым и вторым выходами блока устранения дребезга, второй выход блока устранения дребезга соединен с сигнальным входом блока согласования времен отсчетов, причем первый и второй выходы блока устранения дребезга подключены ко входам введенного блока усреднения знака, содержащего второй знаковый триггер, входы которого подключены к выходам блока устранения дребезга, а его выход подключен ко входу направления счета M-разрядного реверсивного счетчика с ограничением счета, тактовый вход которого подключен к выходу блока управления, к выходам M-разрядного реверсивного счетчика с ограничением счета подключен двоично-десятичный дешифратор, первый и 2^M-й выходы которого подключены ко входам первого знакового триггера, в блок управления введен делитель частоты с изменяемым коэффициентом деления, вход которого подключен ко входу блока управления, а его выход подключен ко входу формирователя синхроимпульсов, а управляющие входы делителя частоты с изменяемым коэффициентом деления подключены к выходам реверсивного счетчика с ограничением счета, также введен блок изменения формы дискриминационной характеристики, содержащий регистр, компаратор кодов, постоянное запоминающее устройство и сумматор-вычитатель, причем параллельные входы данных регистра, первые входы компаратора кодов и адресные входы постоянного запоминающего устройства соответственно объединены и подключены к выходам реверсивного счетчика с ограничением счета, тактовый вход регистра подключен к выходу двухвходового элемента И, а его выходы соединены со вторыми входами компаратора кодов, выход компаратора кодов подключен к управляющему входу сумматора-вычитателя и к управляющему входу постоянного запоминающего устройства, знаковый адресный вход которого соединен с выходом первого знакового триггера, выходы постоянного запоминающего устройства соединены с первыми входами сумматора-вычитателя, вторые входы которого соединены с прямыми выходами N-разрядного реверсивного счетчика, при этом выходы сумматора-вычитателя соединены с выходной шиной устройства.

Технический результат обеспечивается за счет введения дополнительных узлов - блока устранения дребезга, блока усреднения знака, делителя частоты с изменяемым коэффициентом деления, блока изменения формы дискриминационной характеристики. Изменение схемы таким образом дает возможность адаптивного изменения крутизны и формы дискриминационной характеристики в зависимости от требуемой точности измерения разностной частоты, ее значения и знака расстройки, позволяет значительно повысить помехоустойчивость, полностью использовать элементы динамической памяти схемы при всех значениях крутизны дискриминационной характеристики, устранить возможность неоднозначного измерения частоты в случае скачкообразного изменения крутизны. Кроме того, выполнение схемы устройства полностью на цифровой элементной базе позволяет снизить аппаратурные затраты и габариты устройства, а также повысить его надежность.

Проведенный анализ предложенного устройства, описывающего адаптивный цифровой частотный дискриминатор и сравнение его с аналогами (Лихарев В.А. Цифровые методы и устройства в радиолокации. - М.: Сов. Радио, 1973, с. 276, рис. 3.24, и авт. св. СССР N 1052093, МКИ₆ G 01 S 13/58) и прототипом (патент РФ N 2040852, МПК₆ H 03 D 13/00), позволяет сделать вывод о том, что предлагаемое изобретение соответствует критериям "новизна", "изобретательский уровень", "промышленная применимость".

На фиг. 1 представлена структурная схема адаптивного цифрового частотного дискриминатора.

На фиг. 2 представлены две возможные формы дискриминационной характеристики (K1 и K2) с различной крутизной.

На фиг. 3 представлены две возможные формы дискриминационной характеристики (K1 и K2) с изменением крутизны от знака расстройки.

На фиг. 4 и 6 показаны возможные формы дискриминационной характеристики, иллюстрирующие работу блока изменения формы дискриминационной характеристики.

На фиг. 5 и 7 показаны возможные формы дискриминационной характеристики, иллюстрирующие работу блока изменения формы дискриминационной характеристики с изменением значения кода разностной частоты в зависимости от знака расстройки.

Адаптивный цифровой частотный дискриминатор, структурная схема которого изображена на фиг. 1, содержит входной амплитудный ограничитель 1, вход которого соединен с шиной входных сигналов, генератор опорного сигнала 2, выход которого подключен к первому входу первого перемножителя 3 непосредственно, а к первому входу второго перемножителя 4 подключен через фазовращатель на π/2 5, вторые входы перемножителей 4 и 5 объединены, первый знаковый триггер 6, выход которого подключен к выходной шине потенциала знака, триггер Шмидта 7, формирователь синхроимпульсов 8, входящий в состав блока управления 9, причем вход блока управления подключен к выходу генератора опорного сигнала 2, а его выход, являющийся выходом формирователя синхроимпульсов 8, подключен к объединенным тактовым входам блока согласования времен отсчетов 10, регистра сдвига 11, N-разрядного реверсивного счетчика 12, а также к первому входу элемента И 13, причем выход блока согласования времен отсчетов 10 подключен к суммирующему входу N-разрядного реверсивного счетчика 12 и через регистр сдвига 11 подключен к вычитающему входу N-разрядного реверсивного счетчика 12, первый 14 и второй 15 n-входовые элементы И, входы которых подключены соответственно к инверсным и прямым выходам n старших разрядов N-разрядного реверсивного счетчика 12, управляющий триггер 16, входы которого подключены соответственно к выходам первого 14 и второго 15 n-входовых элементов И, элемент ИЛИ 17, входы которого подключены к выходам первого 14 и второго 15 n-входовых элементов И, а выход подключен ко второму входу элемента И 13, реверсивный счетчик с ограничением счета 18, тактовый вход которого подключен к выходу элемента И 13, вход направления счета подключен к выходу управляющего триггера 16, а его выходы подключены к выходной шине кода крутизны дискриминационной характеристики, причем вход триггера Шмидта 7 подключен к выходу входного амплитудного ограничителя 1, а его выход подключен ко вторым входам первого 3 и второго 4 перемножителей, введен блок устранения дребезга 19, имеющий два входа, подключенные соответственно к выходам первого 3 и второго 4 перемножителей, и содержащий два D-триггера 20 и 21 и два формирователя импульсов 22 и 23, причем информационный вход первого D-триггера 20 и вход первого формирователя импульсов 22 подключены к выходу первого перемножителя 3, а информационный вход второго D-триггера 21 и вход второго формирователя импульсов 23 подключены к выходу второго перемножителя 4, выход первого формирователя 22 импульсов соединен с тактовым входом второго D-триггера 21, выход второго формирователя импульсов 23 соединен с тактовым входом первого D-триггера 20, а выходы первого и второго D-триггеров 20 и 21 являются соответственно первым и вторым выходами блока устранения дребезга 19, второй выход которого соединен с сигнальным входом блока согласования времен отсчетов 10, причем первый и второй выходы блока устранения дребезга 19 подключены ко входам введенного блока усреднения знака 24, содержащего второй знаковый триггер 25, входы которого подключены к выходам блока устранения дребезга 19, а его выход подключен ко входу направления счета M-разрядного реверсивного счетчика с ограничением счета 26, тактовый вход которого подключен к выходу блока управления 8, к выходам M-разрядного реверсивного счетчика с ограничением счета 26 подключен двоично-десятичный дешифратор 27, первый и 2^M-й выходы которого подключены ко входам первого знакового триггера 6, в блок управления 9 введен делитель частоты с изменяемым коэффициентом деления 28, вход которого подключен ко входу блока управления 9, а его выход подключен ко входу формирователя синхроимпульсов 8, а управляющие входы делителя частоты с изменяемым коэффициентом деления 28 подключены к выходам реверсивного счетчика с ограничением счета 18, также введен блок изменения формы дискриминационной характеристики 29, содержащий регистр 30, компаратор кодов 31, постоянного запоминающего устройства 32 и сумматор-вычитатель 33, причем параллельные входы данных регистра 30, первые входы компаратора кодов 31 и адресные входы постоянного запоминающего устройства 32 соответственно объединены и подключены к выходам реверсивного счетчика с ограничением счета 18, тактовый вход регистра 30 подключен к выходу элемента И 13, а его выходы соединены со вторыми входами компаратора кодов 31, выход компаратора кодов 31 подключен к управляющему входу сумматора-вычитателя 33 и к управляющему входу постоянного запоминающего устройства 32, знаковый адресный вход которого соединен с выходом первого знакового триггера 6, выходы постоянного запоминающего устройства 32 соединены с первыми входами сумматора-вычитателя 33, вторые входы которого соединены с прямыми выходами N-разрядного реверсивного счетчика 12, при этом выходы сумматора-вычитателя 33 соединены с выходной шиной устройства.

Работает адаптивный цифровой частотный дискриминатор следующим образом.

Перед началом работы блоки 10, 11, 12, 16, 18, 30 установлены в нулевое (начальное) состояние по шине установки нуля (начального состояния). Пусть на вход амплитудного ограничителя 1 поступает колебание, частота которого меньше частоты опорного колебания. Это колебание ограничивается по амплитуде и поступает на вход триггера Шмидта 7, на выходе которого формируются прямоугольные импульсы с частотой входного колебания и с логическими уровнями используемой цифровой элементной базы. Импульсы с выхода триггера Шмидта поступают на первые входы двух перемножителей 3 и 4. Каждый перемножитель представляет собой устройство вычитания частот импульсов (Гутников В.С. Интегральная электроника в измерительных устройствах. - Л.: Энергоатомиздат, 1988, 178 с. , рис. 6.9), которое реализовано на основе тактируемого D-триггера. На тактовые входы C триггеров подаются импульсы с выхода триггера Шмидта 7. На информационный вход D первого триггера 20 подаются импульсы опорной частоты с генератора опорного сигнала 2 непосредственно, а на информационный вход D второго триггера 21 - через фазовращатель 5 на π/2. На выходах перемножителей образуются прямоугольные колебания (меандр) с разностной частотой, причем фронт колебания на выходе первого перемножителя 3 опережает фронт колебания на выходе второго пере множителя 4 на π/2.

С выходов первого и второго перемножителей прямоугольные импульсы разностной частоты поступают соответственно на входы первого D-триггера 20 и первого формирователя 22 импульсов и на входы второго D-триггера 21 и второго формирователя 23 импульсов блока устранения дребезга 19. Формирователи импульсов 22 и 23 вырабатывают короткие импульсы по фронтам и спадам прямоугольных импульсов разностной частоты. Импульсы с выхода первого формирователя 22 импульсов поступают на тактовый вход второго D-триггера 21, с выхода второго формирователя 23 импульсов - на тактовый вход первого D-триггера 20. В результате работы схемы устранения дребезга на ее выходе вырабатываются импульсы разностной частоты, у которых устранен дребезг фронтов, который может возникать из-за воздействия шумов на входе цифрового частотного дискриминатора.

С выходов блока устранения дребезга импульсы разностной частоты поступают на входы второго знакового D-триггера 25 блока 24 усреднения знака. Предположим, что верхний по схеме вход второго знакового D-триггера 25 является тактовым входом, а нижний - информационным. Тогда этот триггер будет работать как фазовый компаратор. На его прямом выходе появится нулевой потенциал знака, так как фронт импульса на тактовом входе данного триггера появляется в тот момент, когда на его информационном входе присутствует низкий логический уровень. Потенциал знака с выхода второго знакового D-триггера 25 поступает на вход направления счета M-разрядного реверсивного счетчика 26 с ограничением счета, тактовый вход которого подключен к выходу блока 9 управления. M-разрядный реверсивный счетчик 26 с ограничением счета в таком случае работает в режиме вычитания. Код с выходов M-разрядного реверсивного счетчика 26 с ограничением счета поступает на входы двоично-десятичного дешифратора 27, который имеет 2^M выходов. При отсутствии шумов в установившемся режиме высокий логический уровень будет присутствовать на первом выходе двоично-десятичного дешифратора 27, соответствующем десятичному числу 0. На остальных выходах присутствует низкий логический уровень. С первого и 2^M-го выходов двоично-десятичного дешифратора 27 логические уровни поступают на входы первого знакового триггера 6. В качестве знакового триггера 6 используется RS-триггер. Если верхний по схеме вход триггера - вход сброса R, то на выходе знакового триггера 6 будет присутствовать низкий потенциал знака.

Если на входе входного амплитудного ограничителя 1 присутствует колебание, частота которого больше частоты опорного колебания, фронт колебания на выходе второго перемножителя 4 опережает фронт колебания на выходе первого перемножителя 3 на π/2. Вследствие этого на выходе второго знакового триггера 25 устанавливается высокий логический уровень, M-разрядный реверсивный счетчик 26 с ограничением счета работает в режиме суммирования, высокий потенциал устанавливается только на 2^M-м выходе двоично-десятичного дешифратора 27, а потенциал знака на выходе первого знакового триггера 6 примет высокое значение.

При действии на входе адаптивного цифрового частотного дискриминатора аддитивной смеси полезного колебания с белым шумом процесс определения знака расстройки протекает следующим образом. Предположим, что на входе входного амплитудного ограничителя 1 совместно с белым шумом присутствует колебание, частота которого больше частоты опорного колебания, вследствие чего фронт колебания на выходе второго перемножителя 4 опережает фронт колебания на выходе первого перемножителя 3 на π/2. Из-за воздействия шумов у прямоугольных колебаний разностной частоты появляются краевые искажения (флюктуации фазы) и дребезг фронтов, который в определенной степени устраняется в блоке устранения дребезга 19. Далее вследствие краевых искажений, а также из-за возможного при малых отношениях сигнал/шум неполного устранения дребезга фронтов возможны кратковременные сбои в работе второго знакового D-триггера 25. Далее эти сбои (ошибки определения знака) в определенной степени могут быть устранены с помощью временного усреднения знака, которое производится в M-разрядном реверсивном счетчике 26 с ограничением счета. При кратковременных сбоях знака высокий логический уровень будет кратковременно появляться не только на первом, но и на других выходах двоично-десятичного дешифратора 27. Причем, чем ближе по номеру выход к первому выходу, тем чаще на нем будет кратковременно появляться высокий логический уровень. Однако это не приведет к изменению состояния первого знакового триггера 6. Если же отношение сигнал/шум будет уменьшаться, то при некотором критическом уровне высокий логический уровень может появиться на 2^M-м выходе двоично-десятичного дешифратора 27. Это приведет к аномальной ошибке определения знака. При отношении сигнал/шум выше некоторого критического значения потенциал знака на выходе знакового триггера 6 будет неизменным при постоянном знаке расстройки.

Разрядность M-разрядного реверсивного счетчика с ограничением счета 26 зависит от необходимого времени усреднения знака в блоке усреднения знака 24. Значение M может определяться (изменяться) исходя из реальной помеховой обстановки, из скорости изменения частоты на входе блока усреднения знака, а также требуемой вероятности ошибки определения знака.

Прямоугольные колебания опорной частоты с генератора 2 опорного сигнала поступают также на блок управления 9. Блок управления содержит делитель частоты 28 с изменяемым коэффициентом деления и формирователь 8 синхроимпульсов. Коэффициент деления делителя частоты с изменяемым коэффициентом деления 28 зависит от кода крутизны дискриминационной характеристики, который подается с выхода реверсивного счетчика с ограничением счета 18. С выхода делителя частоты с изменяемым коэффициентом деления 28 импульсы тактовой частоты поступают на формирователь 8 синхроимпульсов, который вырабатывает синхроимпульсы, имеющие разные длительности и времена задержек относительно фронта импульса тактовой частоты. Синхроимпульсы поступают на шину синхроимпульсов.

Импульсы разностной частоты поступают с выхода D-триггера 21 блока устранения дребезга 19 на вход блока согласования времен отсчетов 10, в котором происходит синхронизация входных асинхронных импульсов разностной частоты с синхроимпульсами тактовой частоты. При этом максимальная разностная частота импульсов на входе блока согласования времен отсчетов 10 может быть ниже частоты тактовых импульсов. В блоке согласования времен отсчетов 10 происходит также формирование импульсов необходимой длительности. Полученные импульсы разностной частоты поступают на вход регистра сдвига 11 и на суммирующий вход N-разрядного реверсивного счетчика 12. Через время задержки T_зад импульсы поступают на вычитающий вход N-разрядного реверсивного счетчика 12. При этом реализуется алгоритм работы вычисления кода частоты "скользящее окно". В результате работы этого алгоритма на прямых выходах N-разрядного реверсивного счетчика 12 в динамическом режиме будет храниться код, соответствующий значению разностной частоты. N-разрядный реверсивный счетчик 12 имеет прямой и инверсный выходы каждого из N разрядов. Необходимое число разрядов N-разрядного реверсивного счетчика 12 зависит от требуемой точности измерения частоты и от длины (количества ячеек) регистра сдвига 11, которая должна быть не больше 2^N.

Автоматическое изменение крутизны дискриминационной характеристики происходит следующим образом. Пусть в начальный момент времени реверсивный счетчик с ограничением счета 18 установлен в такое состояние, что код на его выходе имеет максимальное значение, а управляющий триггер 16 установлен в такое состояние, что на входе направления счета реверсивного счетчика с ограничением счета 18 управляющее напряжение соответствует направлению счета в сторону увеличения выходного кода. Условимся также, что разностная частота существенно меньше тактовой частоты. Тогда на всех инверсных выходах n старших разрядов N-разрядного реверсивного счетчика 12 будет присутствовать высокий логический уровень. Вследствие этого на выходе первого n-входового элемента И 14 и на выходе элемента ИЛИ 17 будет также присутствовать высокий логический уровень, а на выходе второго n-входового элемента И 15 будет присутствовать низкий логический уровень. При этом на выходе элемента И 13 и на тактовом входе реверсивного счетчика с ограничением счета 18 будут присутствовать импульсы тактовой частоты, поступающие с блока 9 управления. Данные импульсы будут подтверждать максимальное значение кода крутизны дискриминационной характеристики. Максимальный код на шине кода крутизны дискриминационной характеристики соответствует максимальному коэффициенту деления частоты делителя 28 частоты с изменяемым коэффициентом деления. При этом тактовая частота принимает свое минимальное значение. Вследствие того, что время задержки T_зад регистра сдвига 11 зависит обратно пропорционально от частоты поступающих на его тактовый вход импульсов, время задержки будет максимальным. Максимальное время задержки регистра сдвига 11 соответствует максимальной крутизне дискриминационной характеристики.

Число входов n-входовых элементов И 14, 15 должно быть меньше числа разрядов N-разрядного реверсивного счетчика, т.е. n < N. Чем меньше n, тем меньшее отклонение частоты требуется для переключения кода крутизны ДХ.

Предположим теперь, что разностная частота увеличилась настолько, что на некоторых инверсных выходах n старших разрядов N-разрядного реверсивного счетчика 12 будет присутствовать низкий логический уровень. В этом случае на выходах первого 14 и второго 15 n-входовых элементов И будет низкий логический уровень. Поступление импульсов на тактовый вход реверсивного счетчика с ограничением счета 18 прекратится. При этом состояния реверсивного счетчика с ограничением счета 18 и управляющего триггера 16 не изменятся.

При дальнейшем увеличении разностной частоты наступит момент, когда на всех прямых выходах n старших разрядов N-разрядного реверсивного счетчика 12 появится высокий логический уровень. Тогда на входе второго n-входового элемента И 15 появится высокий логический уровень, на выходе управляющего триггера 16 появится низкий логический уровень, что переведет реверсивный счетчик с ограничением счета 18 в состояние счета на уменьшение, а это эквивалентно уменьшению кода крутизны дискриминационной характеристики. При этом тактовая частота будет увеличиваться, а время задержки регистра сдвига 11 и крутизна дискриминационной характеристики уменьшаться. При наступлении момента, когда на прямом выходе N-го разряда N-разрядного реверсивного счетчика 12 появится низкий потенциал, уменьшение крутизны прекратится. Если разностная частота будет равна или больше максимальной тактовой частоты, то код крутизны примет свое минимальное значение, тактовая частота - максимальное значение, а крутизна дискриминационной характеристики будет оставаться минимальной.

При последующем уменьшении разностной частоты крутизна дискриминационной характеристики будет увеличиваться аналогичным образом. Если разностная частота будет стремиться к нулю, то от некоторого ее значения до нулевого код крутизны будет сохранять свое максимальное значение, тактовая частота - минимальное значение, а крутизна дискриминационной характеристики будет оставаться максимальной.

На вход регистра 30 блока изменения формы дискриминационной характеристики 29 поступает код крутизны дискриминационной характеристики с шины кода крутизны дискриминационной характеристики. Код крутизны записывается в этот регистр по фронту импульса на его тактовом входе, поданного с выхода элемента И 13. Таким образом, на входы компаратора кодов 31 подаются два значения кода крутизны дискриминационной характеристики - предыдущее и текущее. Если предыдущее значение кода крутизны меньше, чем текущее, то крутизна дискриминационной характеристики увеличилась, и на выходе компаратора кодов 31 появляется логический уровень, переводящий сумматор-вычитатель 33 в режим вычитания. Соответственно, если крутизна дискриминационной характеристики уменьшилась, то на выходе компаратора кодов 31 появляется логический уровень, переводящий сумматор-вычитатель 33 в режим суммирования. На второй вход сумматора-вычитателя 33 подается код разностной частоты с прямых выходов N-разрядного реверсивного счетчика 12, на первый вход - код с выхода постоянного запоминающего устройства 32. В постоянном запоминающем устройстве хранятся коды, с которыми производятся операции суммирования или вычитания в зависимости от текущего и предыдущего значений кодов крутизны дискриминационной характеристики и от знака расстройки. Выход сумматора-вычитателя 33 является выходом адаптивного цифрового частотного дискриминатора.

Таким образом, предлагаемый адаптивный цифровой частотный дискриминатор изменяет крутизну дискриминационной характеристики в зависимости от положения входной частоты на частотной оси относительно опорной и от знака расстройки. При этом дискриминационной характеристики может иметь требуемую погрешность оценки частоты расстройки в центре дискриминационной характеристики. Достижение малых значений погрешности ограничено максимально допустимым временем измерения частоты, которое в свою очередь ограничено максимальной скоростью изменения частоты входного сигнала. Данный цифровой частотный дискриминатор может при этом иметь необходимое значение максимальной разностной частоты, которое зависит от числа значений крутизны дискриминационной характеристики и от ее минимального значения.

Технико-экономическая эффективность предложенного адаптивного цифрового частотного дискриминатора оценивается следующим образом. Пусть погрешность оценки частоты расстройки в случае минимальной крутизны дискриминационной характеристики определяется полосой частот Δf, приходящейся на один младший разряд реверсивного счетчика. В этом случае погрешность оценки частоты определяется среднеквадратическим отклонением Данная погрешность суммируется с погрешностью оценки частоты, связанной с воздействием шума.

Пусть при максимальной крутизне дискриминационной характеристики полоса частот, приходящаяся на один разряд, равна Δ f/K, где K > 1 - коэффициент деления делителя частоты с изменяемым коэффициентом деления. В этом случае погрешность оценки частоты, определяемая среднеквадратическим отклонением, составит Видно, что погрешность оценки частоты в предлагаемом адаптивном цифровом частотном дискриминаторе в области малых расстроек может быть в K раз меньше, чем в аналогах. При этом в отличие от прототипа исключены возможные разрывы дискриминационной характеристики при переключении ее крутизны.

Изобретение относится к радиотехнике и может использоваться в радиолокационных и связных системах для измерения частоты непрерывного или амплитудно-модулированного радиосигнала, принимаемого на фоне шумов. Для увеличения помехоустойчивости, что и является достигаемым техническим результатом, более полного использования элементов памяти устройства во всех режимах обработки сигнала и для возможности адаптивного изменения крутизны и формы дискриминационной характеристики в цифровой частотный дискриминатор, содержащий входной амплитудный ограничитель, генератор опорного сигнала, два перемножителя, фазовращатель на π/2, первый знаковый триггер, триггер Шмидта, формирователь синхроимпульсов, блок управления, блок согласования времен отсчетов, регистр сдвига, N-разрядный реверсивный счетчик, элемент И, первый и второй n-входовые элементы И, управляющий триггер, элемент ИЛИ и реверсивный счетчик с ограничением счета с соответствующими связями, введен блок устранения дребезга, имеющий два входа, подключенные соответственно к выходам первого и второго перемножителей, второй выход блока устранения дребезга соединен с сигнальным входом блока согласования времени отсчетов, первый и второй выходы блока устранения дребезга подключены ко входам введенного блока усреднения знака, выход которого является выходом потенциала знака, в блок управления введен делитель частоты с изменяемым коэффициентом деления, вход которого подключен ко входу блока управления, а его выход подключен ко входу формирователя синхроимпульсов, а управляющие входы делителя частоты с изменяемым коэффициентом деления подключены к выходам реверсивного счетчика с ограничением счета, причем вход триггера Шмидта подключен к выходу входного амплитудного ограничителя, а его выход подключен ко вторым входам первого и второго перемножителей, также введен блок изменения формы дискриминационной характеристики, входы которого подключены к выходам реверсивного счетчика с ограничением счета, управляющие входы соединены с выходом первого знакового триггера и с прямыми выходами N-разрядного реверсивного счетчика, при этом выходы блока изменения формы дискриминационной характеристики являются выходами устройства. 7 ил.

Адаптивный цифровой частотный дискриминатор, содержащий входной амплитудный ограничитель, вход которого соединен с шиной входных сигналов, генератор опорного сигнала, выход которого подключен к первому входу первого перемножителя непосредственно, а к первому входу второго перемножителя подключен через фазовращатель на π/2, вторые входы перемножителей объединены, первый знаковый триггер, выход которого подключен к выходной шине потенциала знака, триггер Шмидта, формирователь синхроимпульсов, входящий в состав блока управления, причем вход блока управления подключен к выходу генератора опорного сигнала, а его выход, являющийся выходом формирователя синхроимпульсов, подключен к объединенным тактовым входам блока согласования времен отсчетов, регистра сдвига, N-разрядного реверсивного счетчика, а также к первому входу элемента И, выход блока согласования времен отсчетов подключен к суммирующему входу N-разрядного реверсивного счетчика и через регистр сдвига подключен к вычитающему входу N-разрядного реверсивного счетчика, первый и второй n-входовые элементы И, входы которых подключены соответственно к инверсным и прямым выходам n старших разрядов N-разрядного реверсивного счетчика, управляющий триггер, входы которого подключены соответственно к выходам первого и второго n-входовых элементов И, элемент ИЛИ, входы которого подключены к выходам первого и второго n-входовых элементов И, а выход подключен ко второму входу элемента И, реверсивный счетчик с ограничением счета, тактовый вход которого подключен к выходу элемента И, вход направления счета подключен к выходу управляющего триггера, а его выходы подключены к выходной шине кода крутизны дискриминационной характеристики, отличающийся тем, что вход триггера Шмидта подключен к выходу входного амплитудного ограничителя, а его выход подключен ко вторым входам первого и второго перемножителей, введен блок устранения дребезга, имеющий два входа, подключенные соответственно к выходам первого и второго перемножителей, и содержащий два D-триггера и два формирователя импульсов, причем информационный вход первого D-триггера и вход первого формирователя импульсов подключены к выходу первого перемножителя, а информационный вход второго D-триггера и вход второго формирователя импульсов подключены к выходу второго перемножителя, выход первого формирователя импульсов соединен с тактовым входом второго D-триггера, выход второго формирователя импульсов соединен с тактовым входом первого D-триггера, а выходы первого и второго D-триггеров являются соответственно первым и вторым выходами блока устранения дребезга, второй выход блока устранения дребезга соединен с сигнальным входом блока согласования времен отсчетов, причем первый и второй выходы блока устранения дребезга подключены ко входам введенного блока усреднения знака, содержащего второй знаковый триггер, входы которого подключены к выходам блока устранения дребезга, а его выход подключен ко входу направления счета М-разрядного реверсивного счетчика с ограничением счета, тактовый вход которого подключен к выходу блока управления, к выходам М-разрядного реверсивного счетчика с ограничением счета подключен двоично-десятичный дешифратор, первый и второй выходы которого подключены ко входам первого знакового триггера, в блок управления введен делитель частоты с изменяемым коэффициентом деления, вход которого подключен ко входу блока управления, а его выход подключен ко входу формирователя синхроимпульсов, а управляющие входы делителя частоты с изменяемым коэффициентом деления подключены к выходам реверсивного счетчика с ограничением счета, также введен блок изменения формы дискриминационной характеристики, содержащий регистр, компаратор кодов, постоянное запоминающее устройство и сумматор-вычитатель, причем параллельные входы данных регистра, первые входы компаратора кодов и адресные входы постоянного запоминающего устройства соответственно объединены и подключены к выходам реверсивного счетчика с ограничением счета, тактовый вход регистра подключен к выходу элемента И, а его выходы соединены со вторыми входами компаратора кодов, выход компаратора кодов подключен к управляющему входу сумматора-вычитателя и к управляющему входу постоянного запоминающего устройства, знаковый адресный вход которого соединен с выходом первого знакового триггера, выходы постоянного запоминающего устройства соединены с первыми входами сумматора-вычитателя, вторые входы которого соединены с прямыми выходами N-разрядного реверсивного счетчика, при этом выходы сумматора-вычитателя соединены с выходной шиной устройства.