УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ СИСТЕМЫ ЗАЩИТЫ ВЫЧИСЛИТЕЛЬНОЙ СЕТИ Российский патент 2007 года по МПК G06N5/00 G06F12/14 

Изобретение относится к вычислительной технике и предназначено для моделирования системы защиты вычислительной сети.

Наиболее близким по технической сущности является устройство [1], содержащее матрицу первых (mxn) триггеров 4_ij и первых групп элементов 6_ij И, генератор тактовых импульсов 1, выход которого соединен с первым входом первого элемента И 2, второй вход которого соединен с пусковым входом, а выход соединен с входом первого триггера матрицы триггеров 4_ij, второй элемент И.

Недостатком данного устройства является невозможность моделирования системы защиты информации и всех доступных ресурсов вычислительной сети, а также выбора наилучшего варианта из возможных способов.

Техническое задание изобретения - создать устройство, обеспечивающее моделирование системы защиты информации и ресурсов вычислительной сети и выбор из всех способов защиты наилучшего.

Сущность изобретения состоит в том, что в устройство для моделирования системы защиты вычислительной сети, содержащее матрицу первых (mxn) триггеров 4_ij и первых групп элементов 6_ij И, генератор тактовых импульсов 1, выход которого соединен с первым входом первого элемента И 2, второй вход которого соединен с пусковым входом, а выход соединен с входом первого триггера матрицы триггеров 4_ij, второй элемент И, дополнительно включены по числу элементов матрицы первые регистры, вторые регистры, вторые группы элементов И, по числу строк матрицы третий регистр, первый блок сравнения, блок умножения, а также сумматор, четвертый и пятый регистры, второй блок сравнения, третий блок элементов И, пятый регистр, первые входы которого подсоединены к одноименным выходам первых триггеров матрицы, а второй вход - к выходу второго блока сравнения, выход каждого (i, j) первого триггера матрицы (кроме первого), подсоединен к входу соседнего (i, j+1) первого триггера матрицы (кроме i, n-го триггера, он подсоединен к входу i+1, 1 триггера), а также к первым входам первой и второй групп элементов И, выход первого регистра матрицы подсоединен ко второму входу первой группы элементов И, выход которого подсоединен к одноименному входу сумматора, выход которого подсоединен к первому входу второго блока сравнения и к первому входу третьей группы элементов И, выход которого подсоединен к входу четвертого регистра, выход которого подсоединен ко второму входу второго блока сравнения, выход которого подсоединен к входу пятого регистра и к второму входу третьей группы элементов И, инверсный выход каждого второго регистра матрицы подсоединен к второму входу второй группы элементов И, выход которого подсоединен к одноименному входу блока умножения строки матрицы, выход блока умножения подсоединен к первому входу блока первого сравнения, второй вход которого подсоединен к выходу третьего регистра, а выход первого блока сравнения подсоединен к одноименному входу элемента И, выход которого подсоединен к третьему входу второго блока сравнения, выход последнего триггера матрицы (mxn) является первым выходом (сигналом окончания работы) устройства, а вторым выходом - выход пятого регистра.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Новизна предлагаемого устройства заключается в том, что новое техническое решение отличается от прототипа тем, что содержит по числу элементов матрицы первые регистры, вторые регистры, вторые группы элементов И, по числу строк матрицы третий регистр, первый блок сравнения, блок умножения, а также сумматор, четвертый и пятый регистры, второй блок сравнения, третий блок элементов И, пятый регистр вместе со связями, обеспечивающие моделирование системы защиты информации и ресурсов вычислительной сети и выбор наилучшего варианта защиты сети.

Изобретательский уровень достигается тем, что ввод соответствующих элементов в известный прототип вместе со связями позволяет решить новую техническую задачу, решение которой в известных ЛВС и в литературе в настоящее время не отражено.

Сущность изобретения поясняется чертежом, где представлены генератор тактовых импульсов 1, элемент И 2 с входом 18 и пусковым входом 19, блоки 3_i,j, (i=1...m, j=1...n). Каждый блок 3_i,j содержит триггер 4, первый регистр 5, второй блок элементов И 6, второй регистр 7 и третий блок элементов И 8. Кроме того, в состав устройства входят по числу строк матрицы третий регистр 9_i, блок умножения 10_i, первый блок сравнения 11_i (i=1...m), а также суммирующий блок 12, четвертый элемент И 13, второй блок сравнения 14, четвертый регистр 15, пятый блок элементов И 16, пятый регистр 17, выход 18, входы устройства 19, 20 и выход 21.

Устройство работает следующим образом.

В исходном состоянии все триггеры 4_i,j счетчика 4 находятся в нулевом состоянии. На выходе 18 устройства с инверсного выхода последнего триггера 4_m,n поступает сигнал переполнения счетчика 4 - единичный.

На регистрах 5_i,j находятся значения стоимостей защиты i-го канала утечки j-м способом. На регистрах 7_i,j находятся значения вероятностей защиты i-го канала утечки j-м способом. С их инверсных выходов снимается значение вероятности проникновения в сеть злоумышленником.

На третьих регистрах 9_i хранятся значения требуемых (допустимых) вероятностей защиты i-го канала утечки. На четвертом регистре 15 первоначально хранится максимальный код, то есть все разряды регистра установлены в единичное состояние.

Работа устройства начинается после подачи сигнала ПУСК на вход 19 первого элемента И 2, после чего сигналы с выхода генератора тактовых импульсов 1 через открытый по входу 18 первый элемент И 2 начинают поступать на вход первого триггера 4_1,1 счетчика 4.

При установленном в единицу элементе 4_i,j код с инверсного выхода регистра 7_i,j (то есть значение вероятности взлома i-го канала утечки при использовании j-го способа защиты) поступает через открытый блок элементов И 8_i,j на i-й вход блока умножения 10_i..

С инверсного выхода блока умножения 10_i код значения вероятности защиты i-го канала утечки Р_i поступает на первый вход блока сравнения 11_i, на второй вход которого поступает код с выхода регистра 9_i, где хранится значение требуемых вероятностей защиты i-го канала утечки - код P_{доп i}.

В случае, если код Р_i=>Р_{доп i}, единичный сигнал с выхода блока сравнения 11_i поступает на одноименный вход элемента И 13.

Одновременно код с регистра 5_i,j через открытый блок элементов И 6_i,j поступает на соответствующий вход суммирующего блока 12, с выхода которого далее суммарное значение поступает на первый вход блока сравнения 14, на второй его вход поступает с выхода элемента 15 предыдущее значение суммарной стоимости защиты информации в вычислительной системе.

При единичном сигнале на выходе элемента И 13 на выходе блока сравнения 14 появляется единичный сигнал в случае, если значение на выходе сумматора 12 будет меньше предыдущего значения наименьшей суммы на регистре 15, после чего текущее значение с выхода сумматора 12 через открытый блок элементов И 16 записывается в регистр 15, а также текущее значение счетчика 4 фиксируется по входу 20 в регистре 17, разряды которого x_i,j указывают на применимость (x_i,j=1) или нет (x_i,j=0) j-го способа защиты для i-го канала утечки информации в вычислительной сети.

Входы 20 блока 17 являются соответствующими выходами триггеров 4_i,j счетчика 4 (на чертеже эти связи из-за громоздкости не показаны).

Появление единичного сигнала переполнения счетчика 4 с выхода триггера 4_m,n служит сигналом окончания работы устройства.

Использованные источники:

1. А.с. №1383389, кл. G 06 F 15/20, 1987.

Изобретение относится к вычислительной технике и предназначено для моделирования системы защиты вычислительной сети и выбора наилучшего варианта защиты. Техническим результатом является обеспечение моделирования системы защиты информации и ресурсов вычислительной сети и выбора из всех способов защиты наилучшего. Устройство включает в себя матрицу (mxn) триггеров, группу элементов И, генератор тактовых импульсов, элементы И, регистры, блоки сравнения, блок умножения, сумматор. 1 ил.

Устройство для моделирования системы защиты вычислительной сети, содержащее первый элемент И 2, матрицу (m×n) из триггеров 4_ij и первой группы элементов 6_ij И, генератор тактовых импульсов 1, выход которого соединен с первым входом первого элемента И 2, второй вход которого соединен с пусковым входом 19 устройства, а выход соединен с входом первого триггера 4₁₁ матрицы триггеров 4_ij, отличающееся тем, что в матрицу включены по числу элементов матрицы первые регистры 5_ij, вторые регистры 7_ij, вторые группы элементов И 8_ij, по числу строк матрицы третьи регистры 9_i, первый блок сравнения 11_i, блок умножения 10_i, а также сумматор 12, четвертый 15 и пятый 17 регистры, второй блок сравнения 14, второй элемент И 13, первый вход 20 пятого регистра 17 подсоединен к одноименным выходам триггеров 4_ij матрицы, а второй вход - к выходу второго блока сравнения 14, выход каждого (i - номер строки, j - номер столбца) триггера 4_ij матрицы подсоединен к входу соседнего (i, j+1) первого триггера матрицы (кроме i, n-го триггера, он подсоединен к входу i+1, 1 триггера очередной строки матрицы), а также к первым входам первой 6_ij и второй 8_ij групп элементов И, выход первого регистра 5_ij матрицы подсоединен ко второму входу первой группы элементов И 6_ij, выход которого подсоединен к одноименному входу сумматора 12, выход которого подсоединен к первому входу второго блока сравнения 14 и к первому входу второго элемента И 16, выход которого подсоединен к входу четвертого регистра 15, выход которого подсоединен ко второму входу второго блока сравнения 14, выход которого подсоединен к второму входу второго элемента И 16, инверсный выход каждого второго регистра 7_ij матрицы подсоединен к второму входу второй группы элементов И 8_ij, выход которой подсоединен к одноименному входу блока умножения 10_i строки матрицы, выход блока умножения 10_i подсоединен к первому входу первого блока сравнения 11_i, второй вход которого подсоединен к выходу третьего регистра 9_i, а выход каждого первого блока сравнения подсоединен к одноименному входу четвертого элемента И 13, выход которого подсоединен к третьему входу второго блока сравнения 14, выход последнего триггера 4_mn матрицы (m×n) является первым выходом 18 (сигналом окончания работы) устройства, а вторым выходом 21 устройства - выходом пятого регистра 17.