РАДИОМОДЕМ Российский патент 2012 года по МПК H04J13/00 

Предлагаемое изобретение относится к технике электросвязи и может быть использовано в системах передачи данных по KB и УКВ радиоканалам.

Уже известны радиомодемы, описанные, например, в работах [1, 2] и основанные на последовательной передаче данных по радиоканалу с замираниями. Наличие в таких каналах эффекта многолучевости, при котором задержка распространения отдельных лучей достигает нескольких миллисекунд, приводит к существенной межсимвольной интерференции (МСИ). Для борьбы с этим явлением используются адаптивные корректоры, основанные на периодическом оценивании характеристик канала путем тестирования его специальной последовательностью. Эта последовательность должна быть достаточно длинной, чтобы отразить все особенности характеристик канала, обусловленные наличием МСИ. Это приводит к снижению скорости передачи (также при этом уменьшается полезная мощность передаваемого сигнала). Поэтому как отмечается в работе [3], подобные устройства обладают относительно низкой информационной скоростью.

Известны параллельные радиомодемы [4], построенные с использованием нескольких десятков пилот-сигналов, параметры которых зависят только от состояния среды распространения и могут быть определены и использованы в процессе демодуляции на приемной стороне радиолинии. Наличие большого числа неинформативных сигналов существенно снижает как энергетическую эффективность подобных устройств, так и эффективность использования ими выделенной полосы частот, что в конечном итоге приводит к уменьшению помехоустойчивости.

Известен параллельный радиомодем [5], наиболее близкий к предлагаемому изобретению. Структурная схема этого устройства приведена на фиг.1. Отметим, что с целью обеспечения возможности выявления существенных отличительных признаков заявляемого объекта на фиг.1 представлена функциональная схема устройства, построенная в строгом соответствии с приводимым в тексте работы [5] описанием принципов реализации и взаимодействия отдельных узлов данного устройства. Представленная функциональная схема является более полной и подробной, чем на фиг.12-17 вышеупомянутой работы [5]. Радиомодем содержит пять коммутаторов (КМ) 1, 14, 17, 18 и 19, кодер 2, буферный накопитель (БН) 3, блок 23 распределения и формирования кадров (БРФК), блок 4 вычисления обратного дискретного преобразования Фурье (ОДПФ), блок 5 добавления защитного интервала (БДЗИ), преобразователь числового массива во временную последовательность (ПЧМВП) 6, формирующий фильтр (ФФ) 7, блок 8 согласования (БС), генератор настроечной последовательности (ГНП) 9, блок 10 опорных частот (БОЧ), входной блок (ВБ) 11, блок 12 автоматической регулировки усиления (АРУ), блок 24 преобразователей частоты (БПЧ), буферный запоминающий блок 13 (БЗБ), вычислитель разностной мощности несигнального тона 25 (ВРМНТ), блок 15 дискретного преобразования Фурье (ДПФ), блок 22 вычисления аргумента и поворота фазы (БВАПФ), блок 26 задания интервала ортогональности (БЗИО), формирователь 27 отсчетов несущих со смещенными частотами (ФНСЧ), блок 28 формирования начального адреса при тестировании символьной синхронизации (БФНАСС), блок 29 накопления и усреднения (БНУ), блок 30 вычисления среднего набега фазы (ВСНФ), блок 31 цифровых синтезаторов частот (ЦСЧ), блок 32 определения оптимальных положений частотной и символьной синхронизации (БОПЧСС), блок 20 вычисления информативного приращения фазы (БВИПФ), блок 21 оценки значений символов и эталонной фазы (БОЗС), блок 33 вычисления разностной мощности и усреднения (БВРМ), реверсивный счетчик (PC) 34 и блок 16 управления (БУ), причем первый вход коммутатора 1 соединен со входом передатчика модема, второй вход этого коммутатора подключен к генератору настроечной последовательности 9, третий вход коммутатора 1 соединен с первым выходом БУ 16, третьим входом блока 31 цифровых синтезаторов частот, первым входом блока 28 формирования начального адреса, вторыми входами блока 29 усреднения и блока 32 определения оптимальных положений частотной и символьной синхронизации; выход коммутатора 1 подключен ко входу кодера 2, выход кодера 2 связан со входом буферного накопителя 3, выход буферного накопителя 3 соединен со входом блока 23 распределения и формирования кадров, выход которого подключен ко входу блока 4 вычисления ОДПФ, выход блока 4 вычисления ОДПФ связан со входом блока 5 добавления защитного интервала 5, выход которого соединен с первым входом преобразователя числового массива во временную последовательность 6, второй вход которого связан с первым выходом БОЧ 10, со вторыми входами формирующего фильтра 7 и входного блока 11, с четвертым входом буферного запоминающего блока 13, третьим входом блока 26 задания интервала ортогональности и первым входом блока 31 цифровых синтезаторов частот, выход преобразователя числового массива во временную последовательность 6 подключен к первому входу формирующего фильтра 7, выход которого соединен со входом блока 8 согласования, выход блока согласования связан со входом канала; выход канала связи подключен к первому входу входного блока 11, выход которого соединен со входом АРУ 12, выход АРУ связан с первыми входами блока 24 преобразователей частоты и коммутатора 19, второй вход блока 24 подключен к выходу блока 31 цифровых синтезаторов частот, выход блока 24 преобразователей частоты соединен с первым входом буферного запоминающего блока 13, второй вход которого связан с выходом второго коммутатора 14, третий вход буферного запоминающего блока 13 подключен ко второму выходу блока управления 16; первый и второй выходы буферного запоминающего блока 13 соединены соответственно с первым входом вычислителя разностной мощности несигнального тона 25 и третьим входом блока 15 ДПФ, второй вход вычислителя разностной мощности несигнального тона 25 связан с выходом блока 28 формирования начального адреса при тестировании символьной синхронизации, третий вход вычислителя разностной мощности несигнального тона 25 соединен с третьим входом блока 29 накопления и усреднения и четвертым выходом блока управления 16; четвертый вход вычислителя 25 разностной мощности несигнального тона подключен к четвертому входу блока 29 накопления и усреднения, третьему входу блока 28 формирования начального адреса при тестировании символьной синхронизации и второму выходу БОЧ 10, первый выход вычислителя разностной мощности несигнального тона 25 связан с первым входом блока 29 накопления и усреднения, второй выход вычислителя 25 соединен с первым входом коммутатора 14, второй вход коммутатора 14 подключен к пятому выходу БУ 16 и второму входу блока ДПФ 15, третий вход коммутатора 14 связан с первым выходом блока ДПФ 15, первый вход блока 15 ДПФ соединен с пятыми входами блока 28 формирования начального адреса при тестировании символьной синхронизации и блока 29 накопления и усреднения, первым входом блока 26 задания интервала ортогональности и третьим выходом блока 32 определения оптимальных положений частотной и символьной синхронизации, второй выход блока ДПФ 15 подключен к первому входу блока 22 вычисления аргумента и поворота фазы, третий выход блока ДПФ 15 соединен с четвертым входом блока 33 вычисления разностной мощности и усреднения, второй вход блока 22 вычисления аргумента и поворота фазы связан с выходом блока 30 вычисления среднего набега фазы, выход блока 22 вычисления аргумента и поворота фазы подключен к первому входу блока 20 вычислителей информативного приращения фазы, второй вход блока 26 задания интервала ортогональности соединен с третьим выходом БОЧ 10, вторыми входами блока 28 формирования начального адреса при тестировании символьной синхронизации, блока 21 оценки значений символов и эталонной фазы и пятым входом блока 33 преобразования частоты, выход блока 26 задания интервала ортогональности связан со вторыми входами коммутаторов 17, 18 и 19, вход формирователя 27 отсчетов несущих со смещенными частотами подключен к выходу реверсивного счетчика 34 и второму входу блока 31 цифровых синтезаторов частот, первый и второй выходы формирователя отсчетов несущих со смещенными частотами 27 соединены с первыми входами соответственно коммутаторов 17 и 18, четвертый вход блока 28 формирования начального адреса при тестировании символьной синхронизации связан с третьим выходом блока управления 16; шестой вход блока 29 накопления и усреднения подключен ко второму выходу блока 32 определения оптимальных положений частотной и символьной синхронизации; первый и второй выходы блока 29 усреднения соединены соответственно с первым и третьим входами блока 32 определения оптимальных положений частотной и символьной синхронизации; первый вход блока 30 вычисления среднего набега фазы связан с третьим выходом блока 31 оценки значений символов и эталонной фазы, второй вход блока 30 вычисления среднего набега фазы подключен к выходу блока 20 вычислителей информативного приращения фазы, соединенному с первым входом блока 21 оценки значений символов и эталонной фазы, выходы коммутаторов 17 и 18 связаны соответственно с третьим и вторым входами блока 33 вычисления разностной мощности и усреднения, второй вход блока 20 вычислителей информативного приращения фазы соединен со вторым выходом блока 26 оценки значений символов и эталонной фазы, первый выход которого является выходом модема, выход коммутатора 19 связан с первым входом блока 33 вычисления разностной мощности и усреднения, первый и второй выходы блока 33 вычисления разностной мощности и усреднения подключены соответственно к последовательным входам сложения 3 и вычитания 4 реверсивного счетчика 34, первый и второй входы параллельной записи кода которого соединены соответственно с первым и четвертым выходами блока 32 определения оптимальных положений частотной и символьной синхронизации.

Работа устройства осуществляется следующим образом. Подлежащие передаче данные поступают на первый вход коммутатора 1, на второй вход которого подается цифровой сигнал с выхода генератора настроечной последовательности 9. На третий вход коммутатора 1 с первого выхода блока 22 управления подается сигнал, изображенный на строке в временной диаграммы, представленной на фиг.2. Как будет показано ниже, в процессе работы модема можно выделить 2 режима (цикла): режим вхождения в связь (1-й цикл) и режим передачи данных (2-й цикл). В течение 1-го цикла под воздействием единичного уровня на управляющем входе 3 к выходу коммутатора 1 подключается выходной сигнал генератора настроечной последовательности 9, а в течение 2-го цикла («0» на входе 3) - подлежащие передаче данные. Выходной сигнал коммутатора поступает на вход кодера 2. В модеме предполагается использование дифференциальной многократной фазовой модуляции с квадратурной реализацией модулятора и демодулятора [6], возможно применение квадратурно-амплитудной модуляции. В кодере 2 последовательность символов данных разбивается на группы по q бит (значение q выбирается из условия применения 2^q - кратной модуляции). Каждой из возможных m-разрядных двоичных кодовых комбинаций ставится в соответствие определенный фазовый сдвиг, выбираемый из ряда 0, ,…, ,…, . При этом i-й фазовый сдвиг φ_i может быть представлен на плоскости с помощью единичного радиус-вектора, образующего угол φ_i с осью абсцисс. Координаты этого вектора: абсцисса a _сn (синфазная составляющая) и ордината a _{кв n} (квадратурная составляющая). Анализируя состав образованной q-битной группы из поступивших данных, кодер 3 выбирает соответствующие группе данных значения a _сn и a _{кв n} и передает их в буферный накопитель 3. Отметим, что для дальнейшего описания работы схемы удобно ввести в рассмотрение комплексный сигнал:

содержащий одновременно информацию и об a _сn и a _{кв n}; при этом мнимая единица j в данном случае выполняет роль метки, отличающей квадратурную составляющую от синфазной. В буферном накопителе 3 осуществляется накопление N_T последовательно поступающих на его вход символов сигнала , что необходимо для реализации параллельного способа передачи данных с использованием метода уплотнения с ортогонально-частотным разделением (OFDM - Orthogonal Frequency Division Multiplexing). Для обеспечения высокой скорости передачи данных число параллельных подканалов, а следовательно, и число поднесущих в спектре сигнала должно быть большим. Однако такую систему сложно реализовать по классической схеме с числом модуляторов, равным числу несущих. Вместе с тем существует возможность выполнить операцию модуляции во всех подканалах одновременно с гораздо меньшими реализационными затратами на основе эффективных методов цифровой обработки сигналов, а именно вычисляя ОДПФ с использованием алгоритма ОБПФ [7]. Если N/2 символов модулирующего сигнала дополнить N/2 комплексно сопряженными символами

то после вычисления N-точечного ОДПФ получаем массив вещественных чисел:

Элементы массива {а _k, k=0÷{N-1)} можно рассматривать как дискретные отчеты суммы выходов всех модуляторов параллельных каналов, взятые в моменты времени:

kΔt=kT_opm/N,

где Т_opm - длительность интервала ортогональности. Отметим, что размер ОДПФ N равен числу дискретных отсчетов модулированного сигнала на интервале ортогональности. Эффективное вычисление суммы (3) возможно с помощью алгоритма БПФ, при этом желательно, чтобы размер ОДПФ N был целой степенью числа 2. При этом число N_T накопленных в узле 2 символов сигнала по разным соображениям [5, §3.3.2, 3.3.3] выбирается меньшим N/2, т.е.

Это означает, что в передаваемом сигнале модема имеются неиспользуемые частоты. В блоке 23 производится дополнение N_T накопленных блоком 3 символов до N/2 нулевыми значениями (соответствующими неиспользуемым частотам) и дополнение полученного массива еще N/2 символами , вычисляемыми по правилу (2). Сформированный таким образом N-точечный массив комплексных данных подается на вход блока 4. В блоке 4 формируется совокупность значений фигурирующих в сумме (3) комплексных экспонент . Эти сигналы образуются аналогично комплексному символу , задаваемому (1), в соответствии с формулой Эйлера:

Реализация этой операции может быть выполнена таким образом: в запоминающем устройстве записаны N равноудаленных отсчетов периода гармонического колебания. Меняя адреса считываемых отсчетов в соответствии со значениями n и k, предписываемыми формулой (3) (или алгоритмом БПФ), и учитывая, что адреса отсчетов синусоиды задержаны на N/4 относительно адресов косинусоиды с той же фазой, получают значения колебаний, объединение которых в соответствии с (5) дает С использованием этих значений и отсчетов входного сигнала в соответствии с выражением (3) (либо непосредственно по этой формуле либо с использованием алгоритма БПФ) в блоке 4 осуществляется вычисление ОДПФ. В результате по окончании вычисления ОДПФ на выходе блока 4 получается массив из N действительных чисел, равных отсчетам последовательности a(kΔt)=a _k, определяемой (3). В блоке 5 добавления защитного интервала длина этого массива увеличивается путем его циклического расширения до S=N+N_ЗИ отсчетов, где N_ЗИ - количество отсчетов, содержащихся в защитном интервале OFDM-символа длительностью

где Δt - шаг дискретизации, определяемый соотношением (4).

Механизм формирования циклического расширения иллюстрируется фиг.3 и заключается в помещении копии N_ЗИ оконечных отсчетов выхода ОДПФ в начало OFDM-символа (формирование префикса).

Наличие защитного интервала необходимо для устранения межсимвольной интерференции, обусловленной многолучевостью, вследствие которой первые N_ЗИ отсчетов очередного OFDM-символа оказываются искаженными и при демодуляции просто отбрасываются. Восстановление принятой информации осуществляется по N отсчетам исходной части символа OFDM (фиг.3) с использованием для демодуляции N-точечного ДПФ.

Выходной массив блока 5 добавления защитного интервала, содержащий S отсчетов, поступает на первый вход преобразователя числового массива во временную последовательность 6, на второй вход которого с первого выхода блока опорных частот 8 поступают импульсы частоты дискретизации (строка а временной диаграммы, изображенной на фиг.2):

Выходной сигнал блока 6 поступает на формирующий фильтр (ФФ) 7, представляющий собой цифровой полосовой фильтр, который ограничивает спектр общего OFDM сигнала в соответствии с эффективной полосой пропускания телефонного канала. Выходной сигнал блока 7 поступает в блок согласования 8, где осуществляется цифроаналоговое преобразование и нормирование по уровню сформированного сигнала, после чего сигнал передается по каналу связи.

Прежде чем приступить к описанию работы структурной схемы приемника модема, изображенной на фиг.1, отметим, что задачей приемника является демодуляция принимаемого сигнала OFDM. Она может достаточно просто решена на основе вычисления дискретного преобразования Фурье (ДПФ) с использованием алгоритмов БПФ [7]. Однако при этом необходимо наличие совершенной символьной синхронизации и устранение частотного сдвига, вносимого радиоканалом.

Поскольку в KB модемах возможен значительный сдвиг частоты несущих передаваемого сигнала, который к тому же непрерывно изменяется во времени, оценка этого сдвига, необходимая для его устранения, обычно осуществляется в 2 этапа: вначале производиться грубая оценка, а затем точная. Таким образом, укрупненная структурная схема приемника модема имеет вид, показанный фиг.4 (в описании прототипа [5] она приведена на фиг.14). Обозначения узлов, приведенных фиг.4, расшифровываются следующим образом: ПЧ - преобразователь частоты, БВ - блок вычисления ДПФ.

В процессе работы системы синхронизации обычно выделяют 2 этапа: первоначальная оценка синхропараметров, имеющая место на этапе вхождения в связь, и слежение за изменяющимися значениями синхропараметров, производимое в процессе работы модема.

В устройстве-прототипе для установления символьной синхронизации используется метод «отстающего и опережающего окна», сущность которого иллюстрируется фиг.5.

На фиг.5 показано временное расположение двух последовательно поступивших OFDM-символов, содержащих по S отсчетов принимаемого сигнала (верхняя строка), а также соответствующее правильно установленной символьной синхронизации среднее положение блока из N отсчетов OFDM-символа и 2 его смещенных на N_ЗИ/2 отсчетов положения, причем первое смещено в сторону опережения (опережающее окно), а второе - отставания (отстающее окно).

Как отмечалось при описании передатчика в передаваемом сигнале имеются тоны, не используемые для передачи данных. Положим, что один из таких тонов находится в подканале с номером n.

Изображенная на фиг.5 ситуация характеризуется тем, что все отсчеты опережающего и отстающего окон принадлежат одному и тому же OFDM символу. При этом мощность n-го отсчета ДПФ, вычисленного по N отсчетам входного сигнала, входящим в опережающее окно, будет равна мощности n-го отсчета ДПФ, вычисленного по N отсчетам, принадлежащим отстающему окну. В итоге выходной сигнал узла вычитания УВ на фиг.5 будет равен нулю, что и говорит о наличии установленной символьной синхронизации. При нарушенной символьной синхронизации, отсчеты одного из окон выйдут за пределы одного OFDM-символа, баланс мощностей неиспользуемых отсчетов ДПФ, вычисленных на основе отстающего и опережающего окон, будет нарушен, и выходной сигнал узла вычитания будет отличен от нуля. Таким образом, по сигналу на выходе УВ можно судить о наличии символьной синхронизации.

Грубая оценка частотного сдвига в прототипе осуществляется методом, похожим на вышеописанный метод «опережающего» и «отстающего» окна, но реализуемым в частотной области. Идея метода иллюстрируется блок-схемой, представленной на фиг.6.

Эта схема включает в себя 2 преобразователя частоты ПЧ1 и ПЧ2, осуществляющих перенос спектра входного сигнала на частоты соответственно Δƒ+Δƒ_D и Δƒ-Δƒ_D, где Δƒ - значение тестируемой величины частотной расстройки, а Δƒ_D - девиация частотной расстройки, необходимая для реализации данного метода (в работе [5] рекомендуется выбирать Δƒ_D=0,1ΔF_OFDM, где ΔF_OFDM - ширина полосы пропускания одного подканала при OFDM передаче).

Вычислению мощности, например, выбранного для установления синхронизации, n-го неинформационного отсчета ДПФ должно предшествовать его выделение, осуществляемое путем вычисления n-го отсчета ДПФ входного сигнала.

При нулевой частотной расстройке, мощности, вычисленные в нижней и верхней ветвях схемы, являются одинаковыми и на выходе узла вычитания УВ присутствует нулевой сигнал, при наличии ухода частоты баланс мощностей нарушается и знак выходного сигнала УВ указывает знак частотной расстройки.

Идея выполнения точной оценки частотного сдвига основана на использовании решений о значении символа, переданного по i-му подканалу, и будет подробнее пояснена при описании реализации устройства-прототипа.

Необходимо отметить, что рассмотренный метод посимвольной синхронизации предполагает, что вносимый каналом частотный сдвиг спектра принимаемого сигнала полностью устранен. Аналогично иллюстрируемый на фиг.6 метод оценки частотного сдвига является корректным лишь при наличии установленной посимвольной синхронизации.

Вместе с тем, на этапе вхождения в связь оба названных условия не выполняются. В этой ситуации в прототипе реализуется алгоритм совместного оценивания посимвольной синхронизации и частотного сдвига, основанный на N_уср-кратном тестировании всех возможных сочетаний положений символьной синхронизации и значений частотного сдвига, усреднении и запоминании результатов и последующем отыскании оптимальных положений синхропараметров как координат ячейки таблицы с минимальным значением усредненного результата тестирования.

Рассмотрим далее, как все изложенное реализуется в схеме прототипа, представленной на фиг.1.

Сигнал, поступающий из канала связи, подается на первый вход входного блока 11, на второй вход которого с выхода БОЧ 10 подаются тактирующие импульсы, следующие с частотой дискретизации ƒ_d (строка а временной диаграммы фиг.2). В входном блоке 11 осуществляется фильтрация и аналого-цифровое преобразование. Далее отсчеты цифрового сигнала поступают на вход блока 12 АРУ, который нормализует уровень принимаемого сигнала. После этого отсчеты принятого цифрового сигнала s(kΔt) подаются на первый вход блока преобразователей частоты 24. Структурная схема блока 24 показана на фиг.7. Она представляет собой последовательное соединение преобразователя Гильберта ПГ и набора из N_чс параллельно включенных идентичных по построению преобразователей частоты ПЧ₁, ПЧ₂,…, ПЧ_Nчс, где N_чc - число тестируемых на этапе вхождения в связь значений оценки частотного сдвига, вносимого каналом.

Необходимость параллельного включения такого большого числа преобразователей частоты обусловлена тем, что ввиду достаточно быстрого изменения во времени параметров радиоканала выбранный в прототипе алгоритм совместного оценивания посимвольной синхронизации и частотного сдвига, основанный на переборе всех возможных комбинаций и последующем усреднении, имеет практический смысл лишь в том случае, когда оценка всех тестируемых значений частотного сдвига выполняется одновременно. При этом в течение одной посылки OFDM символа появится возможность (при достаточном быстродействии выбранной элементной базы) оценки методом «отстающего» и «опережающего» окна всех N_пс тестируемых положений посимвольной синхронизации, и общее время вхождения в синхронизм будет определяться лишь числом N_уcp OFDM-посылок, на которых производится усреднение результатов тестирования. Попытка реализовать данный алгоритм путем последовательного тестирования разных значений частотного сдвига сделает данную процедуру бессмысленной, поскольку за время ее выполнения параметры канала изменятся столь существенным образом, что результат оценивания окажется недостоверным.

Схема конкретной реализации i-го преобразователя частоты ПЧ_i представлена на фиг.8. Она включает в себя два перемножителя и узел сложения. Выходной сигнал ПЧ_i s_Δωi (kΔt) описывается выражением:

где Сигналы cos Δω_ikΔt и sin Δω_ikΔt, поступающие на вторые входы перемножителей схемы фиг.8, подаются на входы блока 24 с соответствующих выходов блока 31 цифровых синтезаторов частот. Структурная схема блока 31 представлена на фиг.9 и включает в себя ключ K и N_чс цифровых синтезаторов частоты ЦСЧ₁, ЦСЧ₂,…, ЦСЧ_Nчс. Отметим, что схема ЦСЧ₁ несколько отличается от схем остальных ЦСЧ_i, i≠1, поэтому на фиг.10 отдельно изображена структура ЦСЧ_i, i≠1, а на фиг.11 - ЦСЧ₁.

Как уже отмечалось, в процессе работы модема можно выделить 2 режима: режим вхождения в связь, в котором осуществляется первоначальная оценка синхропараметров и режим работы, в котором осуществляется прием передаваемых данных и необходимое для этого отслеживание изменений синхропараметров (положения посимвольной синхронизации и частотного сдвига), обусловленных изменением во времени параметров канала.

В режиме вхождения в связь по сигналу с первого выхода блока управления 22, поступающему на третий вход блока 31, открывается ключ К в схеме фиг.9, и импульсы с частотой дискретизации ƒ_d, подаваемые на первый вход блока 31 с первого выхода блока опорных частот 10, поступают на входы всех ЦСЧ_i, i=1÷N_чс. Функциональная схема одного узла ЦСЧ_i, i≠1 (фиг.10) включает в себя два ЗУ, в одном из которых записаны N_п отсчетов дискретизированного периода косинусоиды, а в другом - синусоиды. Адрес считываемого на k-м шаге дискретизации отсчета определяется кодом на выходе соответствующего сумматора, этот код представляет собой сумму по модулю N_п числа, зарегистрированного в регистре адреса (Рг Адр) и некоторого числа ΔN_i, хранящегося в регистре Pг ΔN_i, и определяющего частоту Δω_i, считываемых с ЦСЧ; дискретизированных гармонических колебаний cos Δω_ikΔt и sin Δω_ikΔt. Значение ΔN_i определяется из соотношения:

где Δƒ_i=Δω_i/2π. Через элемент задержки ЭЗ (см. фиг.10) выходной код сумматора подается на вход схемы переписи кода (СПК), посредством которой с приходом на первый вход ЦСЧ 31 очередного импульса дискретизации переписывается в Рг Адр. Элемент задержки ЭЗ обеспечивает возможность считывания отсчетов ЦСЧ (до их изменения), подготовленных аналогичным образом на предыдущем шаге дискретизации, соответствующим ПЧ_i (см. фиг.7).

Отличие схемы ЦСЧ₁, изображенной на фиг.11, от рассмотренной схемы заключается в том, что посредством коммутатора, управляемого поступающим на третий вход блока 31 сигналом с первого выхода блока управления 16, в течение первого режима работы модема к одному из входов сумматоров подключается выход регистра Рг ΔN₁ (так же как и в схеме фиг, 10), а во втором режиме - выход реверсивного счетчика 34, связанный со вторым входом блока 31 синтезатора частот.

Таким образом, в первом режиме работы модема на N_чс выходах блока 31 формируются N_чс вариантов дискретизированного выходного сигнала с устраненным в разной степени влиянием оцениваемого частотного сдвига, вносимого радиоканалом. Эти сигналы поступают через блок 24 преобразователей частот на N_чс входов Вх1,…, Вх_Nчс буферного запоминающего блока 13 (все они обозначены как первый вход). Функциональная схема буферного запоминающего блока 13 изображена на фиг.12. Она включает в себя N_чc идентичных буферных запоминающих узлов БЗУ_i… Блок-схема узла БЗУ_i показана на фиг.13, а алгоритм его работы - на фиг.14. Узел БЗУ_i изображенный на фиг.13, состоит из ЗУ1, содержащего S ячеек памяти, и ЗУ2, включающего 2 S ячеек. Для описания алгоритма работы БЗУ_i удобно в составе ЗУ2 выделить ЗУ2-1, включающее первые S ячеек памяти с адресами 0÷(S-1) и ЗУ2-2, включающее оставшиеся S ячеек с адресами S÷(2S-1). Процессами записи и считывания информации в БЗУ_i управляет узел управления УУ БЗУ_i. Поскольку форма реализации описываемого модема и входящих в его состав блоков предполагает использование программируемого многофункционального средства, на фиг.14 представлен алгоритм функционирования блока БЗУ_i, из которого становятся ясными функции, выполняемые узлом УУ БЗУ_i. В результате анализа сигнала, поступающего на третий вход буферного запоминающего блока 13 (фиг.12, фиг.13) со второго выхода блока управления 16 фиг.1 (см. строку д временной диаграммы работы устройства, изображенной на фиг.2), УУ БЗУ_i фиг.13 обеспечивает выполнение действий, предписываемых либо блоками 1 и 2 алгоритма фиг.14 (эти процедуры выполняются параллельно во времени) либо блоками 3 и 4 алгоритма фиг.14, реализуемыми последовательно во времени. Как видно из временной диаграммы, при этом в течение почти всей длительности T_S=1/ƒ_S OFDM-символа (строка в диаграммы фиг.2) осуществляется считывание информации, зафиксированной в ЗУ2 и необходимой для тестирования различных положений посимвольной синхронизации, выполняемого в соответствии с описанным выше алгоритмом «отстающего» и «опережающего» окна (блок 1 алгоритма), и последовательная во времени запись в ЗУ1 новых отсчетов сигнала с выхода блока 10 преобразования частот, поступающих с частотой дискретизации ƒ_d (блок 2 алгоритма). Последовательность тактирующих запись импульсов с частотой ƒ_d подается на второй вход буферного запоминающего блока 13 фиг.1.

Для реализации использованного в данном устройстве и изложенного выше метода синхронизации необходимо на этапе вхождения в связь (т.е. в 1-м режиме работы модема) S раз в течение одного OFDM-символа обеспечить считывание N отсчетов, поступивших на буферный запоминающий блок 13 с блока 24 преобразования частоты сигнала, при этом начальный адрес каждой партии из N отсчетов должен последовательно инкрементироваться. Аналогичная ситуация имеет место и во втором (рабочем) режиме функционирования модема, в котором осуществляется слежение за оптимальным положением посимвольной синхронизации. Отличие от 1-го режима здесь состоит лишь в том, что число тестируемых положений может быть уменьшено с S вариантов до ±N_гр вокруг номинального (определенного в 1 цикле и в процессе предыдущего слежения).

Задачу формирования начальных адресов считываемых партий отсчетов в прототипе выполняет блок 28 фиг.1 формирования начального адреса при тестировании символьной синхронизации, алгоритм работы которого представлен на фиг.15. Алгоритм запускается при включении модема. В алгоритме показано «начало» и отсутствует «конец», поскольку его выполнение прекращается лишь с выключением модема. На вход 1 блока 28 фиг.1 с первого выхода блока управления 16 подается сигнал, показанный на строке г временной диаграммы фиг.2, который равен 1 в течение длительности 1-го режима и 0 - в течение 2-го.

Таким образом, левая часть алгоритма фиг.15 иллюстрирует функционирование блока 28 формирования начального адреса при тестировании символьной синхронизации в режиме вхождения в связь, а правая - в рабочем режиме. На второй вход блока 28 с третьего выхода БОЧ 10 (фиг.1) подаются короткие единичные импульсы с частотой ƒ_S (частотой следования OFDM-символов), показанные на строке в временной диаграммы (фиг.2). Появление каждого импульса на втором входе блока 28 фиг.1 соответствует началу очередного цикла тестирования положения посимвольной синхронизации, осуществляемого в течение длительности OFDM-символа при положительном результате проверки условия Вх.2=1. При отрицательном результате этого анализа (Вх.2=0) с помощью блока 1 алгоритма (фиг.15) «NOP» или «нет операции» производится ожидание прихода очередного единичного импульса на втором входе блока 28. При этом в блоке 2 алгоритма фиг.15 обнуляется значение переменной СА (счетчик адреса), затем анализируется сигнал, поступающий на третий вход блока 28 с второго выхода БОЧ (строка б временной диаграммы фиг.2). Этот сигнал представляет собой последовательность двухуровневых прямоугольных импульсов типа меандр (то есть со скважностью равной 2). Частота следования этих импульсов ƒ_вх3 незначительно превышает ƒ_d:ƒ_вх3=1,3 ƒ_d, что позволяет за время, меньшее длительности OFDM-символа Т_c=S/ƒ_d, выполнять S тестирований.

В зависимости от того, какой из полупериодов описанного сигнала присутствует в данный момент на третьем входе блока 28 фиг.1 (в одном из полупериодов Вх.3=0, в другом - Вх.3=1), выполняется блок 3 или 4 алгоритма фиг.15. В каждом из этих блоков на первый выход блока 28 фиг.1 выдается значение начального адреса для тестирования в соответствии с правилом, иллюстрируемым фиг.5. Кроме того, вспомогательной переменной РОМ в каждом из блоков 3, 4 алгоритма фиг.15 присваивается значение, равное значению сигнала на Вх3. Это необходимо для того, чтобы с помощью последующего условного перехода (РОМ-Вх3=0) обеспечить ожидание момента смены сигналом на Вх.3 своего значения и сохранить неизменным в течение полупериода сигнала Вх3 начальное значение адреса на выходе. Процедура ожидания реализуется с помощью блока 5 алгоритма фиг.15. Далее в алгоритме осуществляется инкрементирование переменной СА и производится проверка количества тестирований. Если оно меньше предусмотренного числа тестов на данной посылке OFDM-символа N_пс=S, то вновь анализируется состояние Вх.3 и цикл повторяется. По окончании тестирования на очередном OFDM-символе (СА=-N_пс), вновь осуществляется проверка состояния сигнала на Вх1. По окончании первого цикла начинается второй, на Вх1 появляется «0» и работает правая часть алгоритма фиг.15. Напомним, что во втором цикле задачей блока 28 фиг.1 является формирование начальных адресов кадров из N отсчетов, извлекаемых из блока 13 фиг.1 в процессе тестирования положений посимвольной синхронизации, осуществляемого в рамках слежения за изменением параметров радиоканала в рабочем режиме. При этом первоначально осуществляется анализ состояния четвертого входа блока 28 фиг.1, на который с третьего выхода БУ 16 подается сигнал, изображенный на строке з временной диаграммы фиг.2 и представляющий собой короткие единичные импульсы, соответствующие началам допустимого интервала тестирования положений посимвольной синхронизации в рабочем режиме (строка ж временной диаграммы, фиг.2). Этот интервал во 2-м режиме начинается спустя время Δt после прихода очередного импульса с частотой ƒ_S и заканчивается на Δt раньше прихода последующего импульса ƒ_S. Блок 7 алгоритма «NOP» (фиг.15) используется для ожидания прихода очередного единичного импульса на вход 4 блока 28 фиг.1. Далее работа правой части алгоритма фиг.15 осуществляется аналогично его левой части, с той лишь разницей, что в блоке 8 алгоритма переменной СА присваивается значение:

а для подсчета числа тестирований вводится дополнительная переменная СТ, инициализируемая в том же блоке 8 фиг.14 нулевым значением. На вход 5 блока 28 фиг.1 подается «оптимальный» начальный адрес, используемый для демодуляции кадра из N отсчетов ЗУ2 буферного запоминающего блока 13 фиг.1, который был определен в течение 1-го режима и предшествовавших шагов коррекции во 2-м режиме. В соответствии с правилом тестирования, иллюстрируемым фиг.5, для определения начального значения СА из него необходимо вычесть N_ЗИ/2, что и делается в блоке 8 алгоритма фиг.15. При слежении за оптимальным положением N_опт посимвольной синхронизации можно сузить диапазон тестирования по сравнению с режимом вхождения в связь, сохранив его в границах N_опт±N_гp. Поэтому начальное значения переменной СА вычисляется по формуле (10) (вычитание осуществляется по модулю S, что позволяет учесть случай, когда N_опт<N_гр). Очевидно, что при таком выборе начального значения СА для подсчета числа тестирований целесообразно ввести дополнительную переменную СТ.

В результате работы данного фрагмента алгоритма в течение временных интервалов, соответствующих единичным значениям сигнала на строке ж временной диаграммы фиг.2, на выходе блока 28 фиг.1 будут появляться начальные адреса кадров из N отсчетов, необходимых для тестирования положений посимвольной синхронизации в рабочем режиме.

Формируемые на выходе блока 28 начальные адреса кадров из N отсчетов подаются на второй вход блока 25 вычислителей разностной мощности несигнального тона, структурная схема которого изображена на фиг.16. Схема включает N_чc параллельно включенных вычислителей разностной мощности несигнального тона ВРМНТ_i, первые входы которых, объединенные на схеме фиг.1 в один общий первый вход, связаны с выходами ЗУ2 соответствующих БЗУ_i буферного запоминающего блока, изображенного на фиг.12. Алгоритм функционирования отдельного блока ВРМНТ_i представлен на фиг.17. Очередной запуск этого алгоритма осуществляется импульсами, формируемыми изображенными на фиг.16 элементом И и схемой выделения фронта импульса СВФИ. Диаграммы сигналов на третьем и четвертом входах блока 25 (на входах схемы И фиг.16), выходе схемы И и выходе СВФИ представлены соответственно на строках ж, б, и и к временной диаграммы фиг.2.

Первый блок алгоритма (фиг.17) предписывает считывание с ЗУ2 БЗУ_i фиг.13 кадров из N отсчетов, начальный адрес которых поступает на второй вход блока 25 с выхода блока 28 фиг.1. Адреса последовательно считываемых отсчетов формируются изображенным на схеме фиг.16 формирователем адресов считываемых отсчетов (ФАСО) и подаются как на второй вход блока 13 через коммутатор 14 фиг.1, так и на второй вход каждого ВРМНТ_i (фиг.16). Последнее необходимо для синхронизации ячеек внутренней памяти ВРМНТ_i, принимающих значения считываемых отсчетов, с адресацией считывания.

Во втором блоке алгоритма фиг.17 производится вычисление n-го отсчета ДПФ (что эквивалентно выделению n-го неиспользуемого для передачи тона), осуществляемое по N считанным отсчетам в соответствии с выражением:

В третьем блоке определяется мощность несигнального тона P_нс, рассчитываемая как:

На четвертый вход каждого блока ВРМНТ_i фиг.16 подается сигнал с выхода схемы И, иллюстрируемой строкой и временной диаграммы фиг.2. При этом, как видно из сопоставления строк и и к временной диаграммы, каждому нечетному запуску на четвертом входе соответствует наличие 1, а четному - 0. Поэтому при каждом нечетном запуске ВРМНТ_i будет выполняться левая ветвь алгоритма по условию Вх.4=0 фиг.17, что соответствует фиксации в Рг1 фиг.17 мощности отсчета ДПФ, вычисленного на основе «опережающего» окна (см. фиг.5), а при каждом четном - правая ветвь, фиксирующая аналогичный результат для «отстающего» окна и определяющая модуль разностной мощности, значение которого и выдается на выход 1_i ВРМНТ_i. На фиг.16 выходы 1_i всех ВРМНТ_i условно объединяются в первый выход блока 25, который изображен в виде шины на схеме фиг.1.

Выходной сигнал блока 25 фиг.1 поступает на вход блока накопления и усреднения 19, схема которого изображена на фиг.18. В состав блока 29 входят N_чc запоминающих и усредняющих узлов ЗУУ_i. Задачей каждого из этих узлов является запоминание и усреднение разностных мощностей, вычисленных в блоке 25 в первом цикле работы модема при N_чс разных значениях компенсируемого в блоке 24 (фиг.1) частотного сдвига, кроме того ЗУУ_i используется и во втором цикле работы модема для слежения за оптимальным положением посимвольной синхронизации. Алгоритм работы ЗУУ_i иллюстрируется фиг.19. Запуск данного алгоритма осуществляется передним фронтом сигнала, поступающего на третий вход блока 29 накопления и усреднения (входы 3_i ЗУУ_i) и изображенного на строке ж временной диаграммы фиг.2.

Как уже отмечалось, представленный на фиг.19 алгоритм реализуется в ЗУУ₁, которое отличается от остальных ЗУУ_i тем, что используется и в 1-м и во 2-м режимах работы модема. Поэтому на второй вход этого узла (у остальных ЗУУ_i данный вход отсутствует) подается сигнал с первого выхода блока управления 16, изображенный на строке г временной диаграммы фиг.2 и содержащий информацию о том, какой из циклов работы имеет место. Сразу после запуска алгоритма ЗУУ₁ проверяется условие Bx2₁=0 и по результатам проверки устанавливаются значения переменных N_фин и N_a, определяющих количество символов (посылок) OFDM сигнала, на которых осуществляется усреднение (N_фин) и число тестируемых положений посимвольной синхронизации (N_a). В ЗУУ_i при i≠1 данная проверка отсутствует и всегда устанавливает присущие 1-му режиму значение N_фин=N_уcp, N_a=S.

Далее осуществляется проверка условия М=0, где М - переменная, устанавливаемая в ноль либо по окончании цикла усреднения, либо при первоначальном включении модема (этот случай в алгоритме не показан). При выполнении условия М=0 осуществляется подготовка к новому циклу усреднения, заключающаяся в обнулении всех N_a ячеек памяти ЗУУ_i; нулевой инициализации счетчика j усредняемых посылок, и установке в 1 значения М и сигнала на Вых2 (только для ЗУУ₁). Далее в блоке 4 алгоритма фиг.19 обнуляется счетчик адреса ячеек памяти ЗУУ_i в которых хранятся усредняемые значения разностных мощностей. На входы 4_i всех ЗУУ_i (i=1÷N_чс) подаются короткие единичные импульсы (строка л временной диаграммы фиг.2), формируемые конъюнктором и схемой выделения переднего фронта (СВПФ), изображенного в нижней части рисунка на фиг.18. На входы конъюнктора (третий и четвертый входы блока 29) поступают сигналы, изображенные на временной диаграмме (фиг.2, строки ж и б), при этом на выходе образуется сигнал, изображенный на строке и временной диаграммы. Отметим, что аналогичный сигнал имеет место и на выходе конъюнктора в схеме вычислителя разностной мощности несигнального тона (фиг.16). Однако в данном случае импульсы на выходе СВФИ (фиг.16) формируются не по каждому, а лишь по переднему фронту этого сигнала (строка л временной диаграммы фиг.2). В результате значения Вх4_i=1 имеют место лишь в те моменты времени, когда на первом выходе блока 29 фиг.1 оказывается вычисленной разностная мощность «отстающего» и «опережающего» окон. Если условие Вх4_i=1 не выполняется, с использованием блока 5 «NOP» («нет операции») в алгоритме фиг.19 реализуется ожидание прихода очередного импульса на Вх4_i. Далее в блоке 6 алгоритма выполняется суммирование с накоплением в ячейке памяти с адресом СА (Рг(СА)), а затем в блоке 7 инкрементируется значение адреса СА. Выполнение операций блоков 6 и 7 алгоритма (фиг.19) циклически продолжается до тех пор, пока не будет изменено содержимое всех N_а ячеек памяти, что гарантируется проверкой условия CA<N_a. Затем инкрементируется значение счетчика числа усреднений j. При достижении этой переменной значения N_фин (что говорит о том, что описываемый алгоритм уже запускался N_фин раз, т.е. цикл усреднения завершен), посредством блока 9 алгоритма устанавливаются значения М=0 и Вых2=0.

Сигналы с пятого и шестого входов (фиг.18), поступающие соответственно на входы 5_i ЗУУ_i и на управляющий (нижний) вход коммутатора КМ (см. фиг.18), выдаются по окончании описанного цикла работы ЗУУ_i блоком 32 (фиг.1) и необходимы для подключения к первому выходу блока 29 определенных ячеек памяти (фиг.18).

Наличие на втором выходе блока 29 накопления и усреднения нулевого сигнала говорит о том, что в ячейках этого блока зафиксирована информация, анализ которой позволит сделать вывод об оптимальных значении частотного сдвига и положении посимвольной синхронизации. Этот сигнал поступает на третий вход блока 32 определения оптимальных положений частотной и символьной синхронизации, алгоритм работы которого представлен на фиг.20, и запускает этот алгоритм. Задачей блока 32 является определение адреса ячейки памяти в блоке 29 с минимальным значением усредненной разностной мощности. По этому адресу в 1-м режиме устанавливаются оптимальные значения корректирующего частотного сдвига (по номеру i ЗУУ_i в блоке 29, которому принадлежит найденная ячейка) и положение посимвольной синхронизации (по номеру этой ячейки в ЗУУ_i). Во втором режиме, когда используется лишь ЗУУ₁, определяется лишь адрес ячейки с минимальным содержимым в этом блоке, по которому корректируется положение посимвольной синхронизации. В блоке 1 алгоритма (фиг.20) контрольной переменной N_K присваивается значение N_мах, заведомо большее максимально ожидаемого значения усредненной разностной мощности, кроме того, устанавливается 0 на выходе 4 блока 32 фиг.1. Затем анализируется состояние второго входа блока 32, на который с первого выхода БУ 16 подается сигнал, определяющий длительность 1-го режима (строка г временной диаграммы на фиг.2). В 1-м цикле (левое ветвление) в блоке 2 алгоритма (фиг.20) определяются значения переменных i_max=N_чс и j_max=S, определяющих диапазон поиска ячейки с минимальным содержимым, а во 2-м цикле (правое ветвление), когда используется только первое ЗУУ₁, в блоке 3 принимается j_max=2 N_гp<S, так как в режиме слежения границы поиска должны быть меньше, чем в режиме вхождения в связь. Затем в блоке 4 инициализируется единицей (так как нумерация ЗУУ_i в блоке 29 начинается с i=1) значение i. В блоке 5 алгоритма (фиг.20) на второй выход блока 32 фиг.1 подается значение i, которое, поступая на шестой вход блока 29, посредством коммутатора КМ (см. фиг.18) подключает к первому входу блока 32 выход ЗУУ_i. Далее в блоке 6 алгоритма инициализируется нулем (так как адресация ячееек памяти ЗУУ_i в блоке 29 начинается j=0) переменная j, а затем (блок 7 алгоритма) значение передается на третий выход блока 32 фиг.1. Поскольку третий выход блока 32 соединен через пятый вход блока 29 со входом адресации 5_i ЗУУ_i (см. фиг.18), значение j определяет адрес ячейки памяти ЗУУ_i, подключаемой к первому входу блока 32. Таким образом, по окончании выполнения операции, предписываемой блоком 7 алгоритма (фиг.20), к первому входу блока 24 фиг.1 оказывается подключенным содержимое j-й ячейки памяти i-го ЗУУ_i. Далее осуществляется сравнение числа на первом входе (Вх1) с контрольной переменной N_K, при Вх1<N_K в блоке 8 алгоритма (фиг.20) переменной N_K присваивается новое значение N_K=Вх1, и переменными i_min и j_min фиксируются значения i и j, при которых это событие имело место. Затем в блоке 9 алгоритма инкрементируется значение j, проверяется условие незавершенности цикла по j (j=j_max-1) и в 1-м режиме работы модема (Вх2≠0) аналогичные процедуры производятся с переменной i (блок 10 и проверка условия i=i_max). Так реализуется алгоритм поиска ячейки памяти блока 29 фиг.1 с минимальным значением средней разностной мощности. По окончании процедуры поиска в блоках 11, 13 и 14 алгоритма (фиг.20) в 1-м режиме работы модема на первый, второй и третий выходы блока 32 фиг.1 соответственно выдаются значения ΔN_{i min} (определяемое по формуле (9) при i=i_min и соответствующее наилучшему компенсирующему частотному сдвигу), i_min (определяющее наилучший компенсирующий частотный сдвиг), и вычисленное через j_min значение jj (определяющее начальный адрес N_на в ЗУ2 блока 13 среднего положения кадра из N отсчетов (см. фиг.5), соответствующий оптимальной посимвольной синхронизации). Затем в блоке 15 алгоритма (фиг.20) на четвертом выходе блока 32 (фиг.1) устанавливается 1. Это говорит о том, что определение ΔN_min (блок 11 алгоритма) завершено и значение, присутствующее на первом выходе, может быть переписано в блок 34 (фиг.1), что осуществляется по положительному фронту сигнала, поступающего на второй вход реверсивного счетчика с четвертого вывода блока 32. Значение ΔN_min на первый вход реверсивного счетчика подается с первого выхода блока 32 фиг.1. Во втором режиме (режиме слежения) с третьего выхода блока 32 фиг.1 передается определенный через j_min в блоке 12 алгоритма начальный адрес jj, соответствующий оптимальной посимвольной синхронизации. (Записанная в блоке 12 формула позволяет пересчитать j_min, определенное в диапазоне 0÷2 N_гp., в вычисляемое на данном этапе работы алгоритма значение jj, соответствующее диапазону 0÷S-1).

Таким образом, посредством взаимодействия описанной совокупности блоков в прототипе решаются 2 задачи: первоначальная оценка синхропараметров на этапе вхождения в связь (1-й режим) и слежение за оптимальным положением посимвольной синхронизации в процессе работы модема (2-й режим). Как отмечалось выше, для правильной демодуляции принятых данных необходимо в процессе работы модема (2-й режим) также обеспечить слежение за величиной вносимого каналом частотного сдвига.

Данное слежение, реализуемое на основе метода, иллюстрируемого фиг.6, осуществляется с использованием блоков 26, 27, 17, 18, 19, 33 и 34 схемы, изображенной на фиг.1.

В блоке 26 задания интервала ортогональности с использованием поступающего на его первый вход определенного в блоке 32 начального адреса N_на, соответствующего оптимальной посимвольной синхронизации, осуществляется формирование временного интервала, в течение которого на вход приемника поступают отсчеты канального сигнала, сформированные в передатчике в течение интервала ортогональности.

Функциональная схема блока 26 задания интервала ортогональности показана на фиг.21. Значение N_нa, поступающее на первый вход, записывается в регистр адреса РА. На второй вход с БОЧ 10 поступают прямоугольные импульсы с частотой ƒ_d (строка а временной диаграммы фиг.2), а на третий вход - импульсы с частотой ƒ_S (строка в временной диаграммы фиг.2), каждый из которых устанавливает счетчик импульсов СИ в ноль. Каждый раз в момент накопления в СИ числа, равного N_на, срабатывает схема совпадения кодов ССК и устанавливает выходной RS-триггер в единичное состояние. При этом открывается ключ К, и импульсы поступают на вход делителя частоты (ДЧ) с коэффициентом деления N (напомним, что N - число импульсов с частотой ƒ_d, укладывающихся в интервале ортогональности). При появлении положительного фронта на выходе ДЧ посредством формирователя короткого импульса RS-триггер переводится в состояние «0» и тем самым закрывается ключ К. Таким образом на выходе триггера формируется сигнал, соответствующий синхронизированному интервалу ортогональности. Этот сигнал поступает на вторые (управляющие) входы коммутаторов (КМ) 17, 18 и 19 (фиг.1). На первый вход КМ 19 с выхода АРУ 12 поступают отсчеты принимаемого сигнала, а на первые входы КМ 17 и КМ 18 - отчеты несущих со смещенными частотами с первого и второго выходов формирователя отсчетов несущих со смещенными частотами 27, функциональная схема которого показана на фиг.22.

Входящие в состав этой схемы цифровые синтезаторы частоты ЦСч1 и ЦСч2 имеют структуру, аналогичную показанной на фиг.9, с той лишь разницей, что роль Рг ΔN_i на фиг.22 выполняют управляющие регистры УР1 и УР2. Коды N_УР1 и N_УР2, записанные в эти регистры, формируются с помощью сумматоров См1 и См2 и датчиков положительного и отрицательного приращений ±ΔN_D. При этом N_УР1=ΔN-ΔN_D и N_УР2=ΔN+ΔN_D, где ΔN - число, зафиксированное в реверсивном счетчике 29 (фиг.1) и соответствующее отслеженному в приемнике значению частотного сдвига, вносимого радиоканалом. В результате на первом и втором выходах блока 27 (выходах ЦСч1 и ЦСч2 фиг.22) появляются отсчеты опорных гармонических колебаний с частотами Δƒ±Δƒ_D, необходимые для реализации алгоритма слежения за частотным сдвигом, иллюстрируемого фиг.6.

Выходные сигналы коммутаторов 19, 17 и 18 поступают на первый, второй и третий входы блока 33 вычисления разностной мощности и усреднения, функциональная схема которого представлена на фиг.23. В преобразователях частоты ПЧ1 и ПЧ2 осуществляется перенос спектра принимаемого сигнала на частоты Δƒ+Δƒ_D и Δƒ-Δƒ_D. В блоках БВДПФ1 и БВДПФ2 в соответствии с формулой (11) вычисляются n-е отсчеты ДПФ и этих сигналов (т.е. выделяется несигнальный тон). После этого в блоках вычисления мощности БВМ1 и БВМ2 по правилу (12) вычисляются мощности Р(Δƒ+Δƒ_D) и Р(Δƒ-Δƒ_D) смещенного по частоте несигнального тона, а в узле вычитания УВ в соответствии с алгоритмом, иллюстрируемым фиг.6, вычисляется разностная мощность Р_Δ=Р(Δƒ+ƒ_D)-Р(Δƒ-ƒ_D). В узле деления УД определяется нормированная разностная мощность Р_ΔН=P_Δ/Р_cp, где P_cp - значение средней мощности сигнальных тонов, поступающих на четвертый вход блока 33 с блока 15 (фиг.1). В моменты времени, определяемые поступлением на пятый вход импульсов с третьего выхода БОЧ 10, следующих с частотой ƒ_S тактирования OFDM-символов, посредством схемы перелиси кода СПК в регистр Рг с выхода сумматора См записывается алгебраическая сумма числа, накопленного в Рг ранее, и поступающего с выхода УД значения P_ΔН. Таким образом, в регистре (Рг) осуществляется накопление суммарного значения разностной мощности (при включении модема Рг инициализируется нулем). В узле вычисления модуля (УВМ) определяется модуль числа, накопленного в Рг, который посредством схемы сравнения (СС) сравнивается с некоторым порогом N_y, выдаваемым датчиком «N_y» и задающим объем усреднения. При превышении выходным сигналом УВМ значения N_y СС выдает короткий импульс, поступающий на сигнальный вход коммутатора КМ. На управляющий вход этого узла поступает сигнал с анализатора знака (A3), определяющего знак числа, накопленного в Рг. В зависимости от уровня (ноль или единица) на выходе A3 коммутатор КМ подключает выходной импульс СС к первому выходу или второму выходу блока 33 фиг.1. Кроме того, через элемент задержки ЭЗ, обеспечивающий возможность четкого срабатывания A3 и КМ, выходной импульс СС сбрасывает регистр Рг в ноль. Сигналы с первого и второго выходов блока 33 поступают соответственно на третий и четвертый входы сложения и вычитания реверсивного счетчика 34 фиг.1 и корректируют тем самым хранящееся в нем значение ΔN₁, определяющее частоту компенсируемого частотного сдвига радиоканала.

Демодуляция и оценка значений принятых символов, а также точное слежение за величиной вносимого радиоканалом частотного сдвига осуществляются в прототипе в результате взаимодействия блоков 15, 20, 21, 22 и 30 (фиг.1). Как известно [7], одновременная демодуляция во всех параллельных подканалах в системе с OFDM может быть выполнена путем вычисления ДПФ от совокупности N отсчетов {a _k}, поступивших в течение интервала ортогональности. При этом вычисление n-го отчета ДПФ осуществляется по формуле (11), а всего таких образом вычисляется N отсчетов (при n=0÷N-1). Каждый из этих отсчетов представляется комплексным числом, реальная и мнимая чисти которого содержат информацию о синфазной а _сп и квадратурной a _{кв n} составляющих, переданных по данному подканалу. Для уменьшения реализационных затрат процедура вычисления ДПФ выполняется с использованием алгоритма быстрого преобразования Фурье (БПФ) [7]. Описанные операции в устройстве-прототипе реализуются в блоке ДПФ 15. На первый вход блока ДПФ с третьего выхода блока 32 фиг.1 подается значение начального адреса отсчета, зафиксированного в ЗУ2 блока 13 буферной памяти, соответствующего оптимальной посимвольной синхронизации. На второй вход блока с пятого выхода блока управления 16 подается сигнал, задающий временной интервал работы блока ДПФ (интервал ортогональности) и изображенный на строке е временной диаграммы на фиг.2 в виде прямоугольного единичного импульса. С приходом уровня «I» на второй вход блок ДПФ осуществляет последовательную во времени выдачу на первый выход адресов N отсчетов, хранящихся в ЗУ2 блока 13. Эти адреса представляют собой результат последовательной инкрементации (т.е. увеличения на 1) значения начального адреса, поступившего на первый вход. Формируемые таким образом адреса с первого выхода блока 15 через коммутатор 14, управляемый сигналом с пятого выхода БУ 16, поступают на второй вход блока 13, вследствие чего на его втором выходе появляются (и подаются на вход 3 блока ДПФ 15) необходимые для демодуляции (то есть вычисления ДПФ) отсчеты принятого сигнала. Отметим, что связь второго выхода блока 13 с третьим входом блока 15 на фиг.1 показана тонкой, а не составной линей потому, что передача информации по этому соединению осуществляется лишь во втором цикле работы модема, когда к первому выходу блока 13 оказывается подключенным лишь выход одного БЗУ₁ (см. фиг.12). При этом составная линия показывает соединение нескольких выходов одного блока с несколькими соответствующими входами другого блока (например, соединение первого выхода блока 13 с первым входом блока 25).

В блоке ДПФ 15 на основе считанных описанным образом N отсчетов принятого сигнала осуществляется вычисление ДПФ, производимое на основе алгоритма БПФ. Результаты вычисления ДПФ подаются на второй выход блока 15. Поскольку эти результаты представляют собой набор N комплексных чисел, второй выход блока 15 и ряд других аналогичных соединений на фиг.1 показаны составными линиями. Также в блоке ДПФ 15 по правилу (12) вычисляется мощность каждого сигнального тона, а затем определяется их среднее арифметическое значение, которое и представляет собой значение P_cp, подаваемое на третий выход блока ДПФ.

С второго выхода блока 15 комплексные значения отсчетов ДПФ, определяемые выражением (1), поступают на первый вход блока вычисления аргумента и поворота фазы БВАПФ 22. В этом блоке с каждым i-м отсчетом ДПФ (выходом i-го подканала в системе с OFDM при приеме n-го OFDM символа), последовательно выполняются две следующие операции:

1) вычисляется его аргумент

2) определяется уточненное значение аргумента символа φ_оi[n], в котором с доступной данному устройству точностью скорректировано влияние неотслеживаемого описанной выше инерционной системой слежения за частотным сдвигом набега фазы, обусловленного быстрым допплеровским изменением частоты в радиоканале. Коррекция осуществляется в соответствии с выражением:

где Δφ_cp[n-1] - среднее по всем принимаемым OFDM символам значение «быстрого» набега фазы, вычисленное на (n-1)-м OFDM такте в блоке вычисления среднего набега фазы ВСНФ 30, подаваемое на второй вход блока вычисления аргумента и поворота фазы 22.

Величины φ_0i[n], (i=1÷N_T) являются выходным сигналом блока 22 фиг.1 и подаются на первый вход блока вычисления информативного приращения фазы БВИПФ 20. На второй вход этого блока со второго выхода блока оценки значений символов и эталонной фазы БОЗС 21 поступают вычисленные в этом блоке в предыдущем такте значения φ_ЭТi[n-1], (i=1÷N_T) эталонной фазы (т.е. фазы, определяемой целым числом использованных при кодировании в блоке 2 фазовых сдвигов, кратных 2π/2^q, где q - кратность используемой фазовой модуляции). В блоке 20 фиг.1 оцениваются информативные приращения фазы Δφ_i[n] демодулированного сигнала в i-м подканале на n-м OFDM такте. Эти величины вычисляются как:

Выходной сигнал блока 20 (совокупность величин Δφ_i[n], (i=1÷N_T) подается на вход блока 21 оценки значений символов и эталонной фазы и на второй вход блока вычисления среднего набега фазы ВСНФ 30. Блок 21 включает в себя N_T параллельно включенных идентичных узлов, каждый из которых имеет структурную схему, представленную на фиг.24. Сигнал, действующий на входе 1_i i-го узла Δφ_i[n] поступает на вход узла оценки значений символов (УОЗС) (см. фиг.24). В этом узле осуществляется сопоставление величины Δφ_i[n] с фазовыми сдвигами, кратными 2π/2^q. Выявленный в результате этого сопоставления эталонный фазовый сдвиг Δφ_ЭТi[n], наименее отличающийся от Δφ_i[n], и принимается за оценку истинного фазового сдвига, а соответствующие ему двоичные символы на выходе 1_i УОЗС подаются на выход модема для дальнейшей обработки в декодере канала. Со второго выхода УОЗС на первый вход вычислителя значений эталонной фазы (ВЗЭФ) и на третий выход блока 21 (см. фиг.24) подается величина Δφ_ЭТi[n]. На второй вход ВЗЭФ с выхода регистра Рг подается задержанное на один OFDM-такт значение эталонной фазы Δφ_ЭТi[n-1] и в соответствии с выражением в узле ВЗЭФ вычисляется новое значение эталонной фазы, подаваемой далее на первый вход регистра Рг. Запись же этой величины в Рг (а следовательно, и выдача ее значения на выход 2_i) осуществляется лишь в начале каждого OFDM-такта с приходом на второй вход регистра Рг коротких единичных импульсов с частотой ƒ_S (строка в временной диаграммы фиг.2). В результате на втором выходе БОЗС 21 формируется величина Δφ_ЭТi[n], в конечном итоге необходимая для формирования фигурирующей в (14) оценки «быстрого» допплеровского набега фазы Δφ_cp[n]. В качестве начального условия при n=0 в приемнике и передатчике может быть использовано Δφ_ЭТi[-1]=0.

В блоке ВСНФ 30 (фиг.1) определяется среднее арифметическое Δφ_cp[n] фазовой ошибки Δ_i[n], вычисляемой как разность поступающих на его входы величин Δφ_ЭТi[n] и Δφ_i[n]:

Значение Δφ_cp[n] задерживается на один OFDM такт и подается на выход блока 30 (фиг.1). Таким образом на второй вход блока 22 поступает величина Δφ_cp[n-1], которая и фигурирует в формуле (14).

Недостатком рассмотренного модема является низкая помехоустойчивость, обусловленная следующими обстоятельствами:

1. Как видно из приведенного описания, точность первоначальной оценки канального частотного сдвига в данном устройстве определяется количеством параллельных каналов обработки информации, организованных в блоках 13, 24, 25 и 31. Так, для оценки с точностью до 1 Гц частотного сдвига в диапазоне ±100 Гц необходима организация 200 параллельных каналов. Реальный реализационный ресурс ограничивает возможность получения точной оценки частотного сдвига. Это усложняет условия функционирования инерционной системы слежения за частотным сдвигом: она должна обладать достаточно широкой полосой захвата. В результате в качестве такой системы используется устройство фазовой автоподстройки низкого порядка, не способное отслеживать флуктуации частотного сдвига, возникающие при связи между движущимися с изменяющимися скоростями объектами, что в конечном итоге снижает помехоустойчивость модема при работе в таких условиях.

2. Критерий, на основании которого выявляется информация о степени подстроенности синхропараметров (как посимвольной синхронизации в методе «отстающего» и «опережающего» окна фиг.5, так и частотного сдвига в методе, иллюстрируемом фиг.6), базируется на сравнении мощностей, содержащихся в единственном отсчете ДПФ принимаемого сигнала, соответствующем несигнальному тону при тех или иных модификациях значений оцениваемых синхропараметров. При этом шум, действующий в канале, непосредственно влияет на получаемую таким образом информацию. Используемая в прототипе возможность уменьшения влияния шума за счет усреднения результатов анализа степени подстроенности синхропараметров является ограниченной, поскольку вследствие быстрого изменения во времени параметров радиоканала длительность усреднения не может быть выбрана достаточно большой. Вследствие этого ухудшается качество посимвольной синхронизации, а также снижается эффективность инерционной системы слежения за частотным сдвигом, что снижает помехоустойчивость модема.

3. В процессе точного слежения за быстрым допплеровским сдвигом, осуществляемым посредством блоков 20, 21, 22 и 30 схемы, приведенной на фиг.1, коррекция фазы i-го принятого тона в соответствии с выражением (11) осуществляется за счет использования среднего по всем N_T принятым тонам фазового сдвига Δφ_cp[n-1], вычисленного в узле 20. Ввиду того, что усредненное значение Δφ_cp не совпадает с конкретным значением фазового сдвига в отдельном i-м подканале, точность слежения за быстрым допплеровским сдвигом снижается, что тоже в конечном итоге ухудшает помехоустойчивость устройства.

4. Вследствие неизбежной неидеальности синхронизации при наличии распространенной в радиоканалах мощной узкополосной сосредоточенной по спектру помехи (расположенной в полосе одного из подканалов системы с OFDM) ее мешающее влияние не только не позволит принять информацию в данном подканале (что может быть исправлено с помощью помехоустойчивого кода в декодере канала), но и окажется весьма существенным в других подканалах и приведет к неисправляемым ошибкам. Это также снижает помехоустойчивость устройства.

В предлагаемом изобретении решается задача повышения помехоустойчивости модема.

Технический результат предлагаемого изобретения заключается в повышении помехоустойчивости устройства, обусловленном более эффективной реализацией процедур первоначальной оценки и отслеживания вносимого каналом частотного сдвига и посимвольной синхронизации и принятия решений о значении принимаемых символов, а также устранением влияния сосредоточенной по спектру помехи, попадающей в полосу частот одного из параллельных подканалов, на сигналы, передаваемые по остальным подканалам.

Указанный технический результат достигается тем, что в радиомодем, включающий четыре коммутатора, кодер, буферный накопитель, блок обратного дискретного преобразования Фурье, блок добавления защитного интервала, преобразователь числового массива во временную последовательность, формирующий фильтр, блок согласования, генератор настроечной последовательности, блок опорных частот, входной блок, блок автоматической регулировки усиления, буферный запоминающий блок, блок дискретного преобразования Фурье, блок вычислителей информативного приращения фазы, блок оценки значений символов и эталонной фазы и блок управления, причем первый вход первого коммутатора подключен ко входу передатчика модема, второй вход первого коммутатора соединен с выходом генератора настроечной последовательности, третий вход первого коммутатора связан с первым выходом блока управления, а выход первого коммутатора подключен ко входу кодера, выход которого соединен со входом буферного накопителя; выход блока обратного дискретного преобразования Фурье связан со входом блока добавления защитного интервала; выход блока добавления защитного интервала подключен к первому входу преобразователя числового массива во временную последовательность, второй вход которого соединен с первым выходом блока опорных частот, вторым входом формирующего фильтра, вторым входом входного блока, четвертым входом буферного запоминающего блока; выход преобразователя числового массива во временную последовательность связан с первым входом формирующего фильтра; выход блока согласования соединен с выходом передатчика модема, второй вход второго коммутатора подключен к пятому выходу блока управления и ко второму входу блока дискретного преобразования Фурье, третий вход второго коммутатора связан с первым выходом блока дискретного преобразования Фурье, выход второго коммутатора соединен со вторым входом буферного запоминающего блока, третий вход блока опорных частот подключен ко второму входу блока оценки значений символов и эталонной фазы; первый вход входного блока связан со входом приемника модема; второй выход блока управления соединен с третьим входом буферного запоминающего блока; третий вход блока дискретного преобразования Фурье связан с первым выходом буферного запоминающего блока; второй вход блока вычислителей информативного приращения фазы соединен со вторым выходом блока оценки значений символов и эталонной фазы, первый выход которого является выходом приемника модема, дополнительно введены блок распределения и формирования кадров с внесением избыточности, два сумматора, генератор пилот-сигнала, блок режекторных фильтров, узкополосный полосовой фильтр, два преобразователя частоты с комплексным выходом, блок накапливающих сумматоров, дециматор, блок накопления отсчетов и вычисления дискретного преобразования Фурье, анализатор частотного сдвига, фильтр, блок группирования, синхронизации и вычисления аргумента, формирователь частоты переноса спектра сигнала, блок вычисления и обработки синхросуммы, регистр адреса, фазовый дискриминатор посимвольной синхронизации, блок вычисления и анализа дисперсии мощности тонов, коммутационный блок и кодер-накопитель настроечной последовательности, причем выход буферного накопителя подключен ко входу блока распределения и формирования кадров с внесением избыточности, выход которого соединен со входом блока обратного дискретного преобразования Фурье, второй вход преобразователя числового массива во временную последовательность связан со входом генератора пилот-сигнала, первым входом блока управления, вторыми входами обоих преобразователей частоты с комплексным выходом, узкополосного полосового фильтра, блока режекторных фильтров и фильтра, третьим входом формирователя частоты переноса спектра сигнала и первым выходом блока опорных частот, выход формирующего фильтра подключен к первому входу первого сумматора, второй вход которого соединен с первым выходом генератора пилот-сигнала и третьим входом первого преобразователя частоты с комплексным выходом, выход первого сумматора связан со входом блока согласования, второй выход блока опорных частот подключен к вторым входам блока накапливающих сумматоров, дециматора, блока накопления отсчетов и вычисления дискретного преобразования Фурье и анализатора частотного сдвига, третий выход блока опорных частот соединен со вторыми входами формирователя частоты переноса спектра сигнала, регистра адреса, блока управления и блока оценки значений символов и эталонной фазы и четвертым входом блока группирования, синхронизации и вычисления аргумента, второй выход генератора пилот-сигнала связан с четвертым входом первого преобразователя частоты с комплексным выходом, выход входного блока подключен к первому входу блока режекторных фильтров, третий вход которого соединен с выходом блока вычисления и анализа дисперсии мощности тонов, выход блока режекторных фильтров связан со входом блока автоматической регулировки усиления, выход блока автоматической регулировки усиления подключен к первым входам узкополосного полосового фильтра и фильтра, выход узкополосного полосового фильтра соединен с первым входом первого преобразователя частоты с комплексным выходом, выход которого связан с первым входом блока накапливающих сумматоров, выход блока накапливающих сумматоров подключен к первому входу дециматора, выход дециматора соединен с первым входом узла накопления отсчетов и вычисления дискретного преобразования Фурье, первый выход которого связан с первым входом анализатора частотного сдвига, второй выход блока накопления отсчетов и вычисления дискретного преобразования Фурье подключен к третьему входу анализатора частотного сдвига, первый выход анализатора частотного сдвига соединен с четвертым входом формирователя частоты переноса спектра сигнала, а второй - с третьим входом блока управления, выход фильтра связан с первым входом второго преобразователя частоты с комплексным выходом, третий и четвертый входы которого подключены соответственно к первому и второму выходам формирователя частоты переноса спектра, выход второго преобразователя частоты с комплексным выходом соединен с первым входом третьего коммутатора, второй вход третьего коммутатора связан с шестым выходом блока управления, выход третьего коммутатора подключен к первому входу буферного запоминающего блока, первый выход буферного запоминающего блока связан с первым входом узла вычисления и обработки синхросуммы, второй выход буферного запоминающего блока подключен ко второму входу блока вычисления и обработки синхросуммы, первый вход второго коммутатора соединен с первым выходом блока вычисления и обработки синхросуммы, первый вход четвертого коммутатора соединен с третьим выходом блока вычисления и обработки синхросуммы, второй вход четвертого коммутатора связан с выходом второго сумматора, третий вход четвертого коммутатора подключен к третьему выходу блока управления, третьему входу блока вычисления и обработки синхросуммы и пятому входу формирователя частоты переноса спектра сигнала, выход четвертого коммутатора соединен с первым входом регистра адреса, первый вход блока дискретного преобразования Фурье связан со вторыми входами второго сумматора и фазового дискриминатора посимвольной синхронизации, четвертым входом блока вычисления и обработки синхросуммы и выходом регистра адреса, второй выход блока дискретного преобразования Фурье подключен к первому входу блока группирования, синхронизации и вычисления аргумента и входу блока вычисления и анализа дисперсии мощности тонов, третий выход блока дискретного преобразования Фурье соединен с пятым входом блока вычисления и обработки синхросуммы, второй вход блока группирования, синхронизации и вычисления аргумента связан с пятым выходом блока вычисления и обработки синхросуммы и первым входом формирователя частоты переноса спектра сигнала, третий вход блока группирования, синхронизации и вычисления аргумента подключен ко второму входу блока вычислителей информативного приращения фазы, выход блока группирования, синхронизации и вычисления аргумента соединен с первым входом блока вычислителей информативного приращения фазы, первый вход блока оценки значений символов и эталонной фазы связан с выходом коммутаторного блока, второй выход блока вычисления и обработки синхросуммы подключен к первому входу фазового дискриминатора посимвольной синхронизации, четвертый выход блока вычисления и обработки синхросуммы соединен с четвертым входом блока управления, первый вход второго сумматора связан с выходом фазового дискриминатора посимвольной синхронизации, выход блока вычислителей информативного приращения фазы соединен с первым входом коммутационного блока, второй вход коммутационного блока связан с выходом кодера-накопителя настроечной последовательности, третий вход коммутационного блока подключен к первому выходу блока управления, вход кодера-накопителя настроечной последовательности соединен с выходом генератора настроечной последовательности.

Описание изобретения включает 38 фигур.

На фигуре 1 изображена функциональная схема устройства-прототипа.

На фигуре 2 представлены временные диаграммы, иллюстрирующие работу прототипа.

На фигурах 3-24 приведены алгоритмы работы и функциональные схемы отдельных узлов, входящих в состав устройства-прототипа.

На фигуре 25 изображена функциональная схема предлагаемого изобретения.

На фигуре 26 представлены временные диаграммы, иллюстрирующие работу предлагаемого изобретения.

На фигурах 27-38 приведены алгоритмы работы и функциональные схемы отдельных узлов, входящих в состав предлагаемого изобретения.

Функциональная схема предлагаемого изобретения представлена на фиг.25. Она включает в себя четыре коммутатора (КМ) 1, 25, 27, 28, кодер 2, буферный накопитель (БН) 3, блок 4 распределения и формирования кадров с добавлением избыточности (БРФКИ), блок 5 вычисления обратного дискретного преобразования Фурье (ОДПФ), блок 6 добавления защитного интервала (БДЗИ), преобразователь 7 числового массива во временную последовательность (ПЧМВП), формирующий фильтр (ФФ) 8, два сумматора 9 и 33, блок 10 согласования (БС), генератор 11 настроечной последовательности (ГНП), блок 12 опорных частот (БОЧ), генератор 13 пилот-сигнала (ГПС), входной блок (ВБ) 14, блок 15 режекторных фильтров (БРФ), блок 16 автоматической регулировки усиления (АРУ), узкополосный полосовой фильтр (УПФ) 17, два преобразователя частоты с комплексным выходом (ПЧКВ) 18 и 24, блок 19 накапливающих сумматоров (БНС), дециматор 20, блок 21 накопления отсчетов и вычисления ДПФ (НОДПФ), анализатор 22 частотного сдвига (АЧС), фильтр 23, буферный запоминающий блок 26 (БЗБ), блок 29 дискретного преобразования Фурье (БПФ), блок группирования, синхронизации и вычисления аргумента (БГСВА) 30, блок 31 оценки значений символов и эталонной фазы (БОЗС), регистр адреса (РА) 32, формирователь 34 частоты переноса спектра сигнала (ФЧПСС), блок 35 вычисления и обработки синхросуммы (БВОС), фазовый дискриминатор посимвольной синхронизации (ФДПС) 36, блок 37 вычислителей информативного приращения фазы (БВИПФ), коммутаторный блок (КБ) 38, блок 39 управления (БУ), блок 40 вычисления дисперсии мощности тонов (БВДМТ), и кодер-накопитель настроечной последовательности (КННП) 41, причем первый вход коммутатора 1 соединен со входом передатчика модема, второй вход этого коммутатора связан с выходом ГНП 11 и входом КННП 41, третий вход коммутатора 1 соединен с первым выходом БУ 39 и третьим входом коммутаторного блока 38, выход коммутатора 1 связан со входом кодера 2, выход кодера 2 подключен ко входу БН 3, выход БН 3 соединен со входом БРФКИ 4, выход которого связан со входом ОДПФ 5, выход блока 5 подключен ко входу БДЗИ 6, выход БДЗИ 6 соединен с первым входом ПЧМВП 7, второй вход которого связан с первым выходом БОЧ 12, со входом ГПС 13, первым входом БУ 39, вторыми входами ВБ 14, БРФ 15, УПФ 17, ПЧКВ 18 и 24, ФФ 8, ПЧМВП 7, фильтра 23, третьим входом ФЧПСС 34 и четвертым входом БЗБ 26, выход ПЧМВП 7 подключен к первому входу ФФ 8, выход ФФ 8 подключен к первому входу сумматора 9, второй вход которого связан с первым выходом ГПС 13 и третьим входом ПЧКВ 18; выход сумматора 9 подключен ко входу блока 10 согласования, выход БС 10 соединен с выходом передатчика модема, второй выход БОЧ 12 связан со вторыми входами дециматора 20, блока 21 накопления отсчетов и вычисления ДПФ, АЧС 22 и БНС 19, третий выход БОЧ 12 подключен ко вторым входам БОЗС 31, ФЧПСС 34, PA 32, БУ 39 и четвертому входу БГСВА 30, второй выход ГПС 13 соединен с четвертым входом ПЧКВ 18, первый вход ВБ 14 связан со входом приемника модема, выход ВБ 14 подключен к первому входу БРФ 15, третий вход БРФ 15 соединен с выходом БВДМТ 40, выход БРФ 15 связан со входом АРУ 16, выход АРУ 16 подключен к первым входам УПФ 17 и фильтра 23, выход УПФ 17 соединен с первым входом ПЧКВ 18, выход ПЧКВ 18 связан соответственно с первым входом БНС 19, выход БНС 19 подключен к первому входу дециматора 20, выход дециматора 20 соединен с первым входом НОДПФ 21, первый выход которого связан с первым входом АЧС 22, второй выход блока 21 подключен к третьему входу АЧС 22, первый выход АЧС 22 соединен с четвертым входом ФЧПСС 34, второй выход АЧС 22 связан с третьим входом БУ 39, выход фильтра 23 подключен к первому входу ПЧКВ 24, третий и четвертый входы ПЧКВ 24 соединены соответственно с первым и вторым выходами ФЧПСС 34, выход ПЧКВ 24 связан с первым входом КМ 25, второй вход КМ 25 подключен к шестому выходу БУ 39, выход КМ 25 соединен с первым входом БЗБ 26, второй вход которого связан с выходом КМ 27, третий вход блока 26 подключен ко второму выходу БУ 39, первый выход блока 26 соединен с первым входом БВОС 35 и третьим входом ДПФ 29, второй выход БЗБ 26 связан со вторым входом БВОС 35, первый вход КМ 27 подключен к первому выходу БВОС 35, второй вход КМ 27 соединен со вторым входом ДПФ 29 и пятым выходом БУ 39, третий вход КМ 27 связан с первым выходом ДПФ 29, первый вход КМ 28 подключен к третьему выходу БВОС 35, второй вход КМ 28 соединен с выходом сумматора 33, третий вход КМ 28 связан с третьим выходом БУ 39, третьим входом БВОС 35 и пятым входом ФЧПСС 34, выход КМ 28 подключен к первому входу РА 32, первый вход ДПФ 29 соединен с выходом РА 32, вторыми входами сумматора 33 и ФДПС 36 и четвертым входом БВОС 35, второй выход ДПФ 29 связан с первым входом БГСВА 30 и входом БВДМТ 40, третий выход ДПФ 29 подключен к пятому входу БВОС 35, второй вход БГСВА 30 соединен с пятым выходом БВОС 35 и первым входом ФЧПСС 34, третий вход БГСВА 30 связан со вторым выходом БОЗС 31 и вторым входом БВИПФ 37, выход БГСВА 30 подключен к первому входу БВИПФ 37, первый вход БОЗС 31 соединен с выходом КБ 38, первый выход БОЗС 31 является выходом приемника модема, второй выход БВОС 35 связан с первым входом ФДПС 36, четвертый выход БВОС 35 подключен к четвертому входу БУ 39, шестой вход БВОС 35 соединен с четвертым выходом БУ 39, первый вход сумматора 33 связан с выходом ФДПС 36, выход БВИПФ 37 соединен с первым входом КМ 38, второй вход КБ 38 связан с выходом КННП 41.

Работа устройства осуществляется следующим образом. Подлежащие передаче данные поступают на сигнальный вход 1 коммутатора 1, на второй (сигнальный) вход которого подается цифровой сигнал с выхода генератора настроечной последовательности ГНП 11. Управление работой коммутатора осуществляется поступающим на его третий вход сигналом с первого выхода блока управления БУ 39, показанным на строке к временной диаграммы, представленной на фиг.26. В процессе вхождения в связь (1-й режим работы модема) к выходу коммутатора подключается настроечная последовательность (вход 2). В режиме передачи данных (2-й режим работы модема) сигнал «1» на третьем входе коммутатора КМ 1 обеспечивает подключение к его выходу подлежащих передаче данных, поступающих на первый вход. Выходной сигнал коммутатора КМ 1 подается на вход кодера 2. Так же как и в прототипе, в описываемом модеме предполагается использование дифференциальной многократной фазовой модуляции с квадратурной реализацией модулятора и демодулятора. При этом функции, построение и взаимодействие входящих в состав передатчика кодера 1 модема и буферного накопителя являются полностью такими же, как у одноименных узлов 2 и 3 устройства-прототипа, и подробно описаны выше (при описании прототипа).

Блок распределения и формирования кадров с внесением избыточности 4 в принципе также выполняет те же функции, что и блок 23 в схеме фиг.1 устройства-прототипа, а именно:

1) формирование из накопленной в БН 3 совокупности N_T, информационных комплексных символов массива из N/2 комплексных чисел (при выполнении условия (4));

2) дополнение сформированного в п.1 N/2 - точечного массива до N-точечного дополнительными N/2 символами , формируемыми по правилу (2).

Однако в блоке 4 предлагаемого изобретения в отличие от блока 23 прототипа выполнение первой из двух перечисленных операций осуществляется несколько по-другому: не используемые вследствие условия (4) тоны заполняются не нулями (как в прототипе), а символами, дублирующими входящие в число N_T информационные знаки. Таким образом, в передаваемый сигнал вносится избыточность: один информационный символ передается по двум (а возможно и более, в зависимости от соотношения N_T и N) параллельным подканалам.

Выполняемые функции, построение и взаимодействие блока вычисления ОДПФ 5, блока добавления защитного интервала 6, преобразователя числового массива во временную последовательность 7 и формирующего фильтра 8, посредством которых осуществляется дальнейшая обработка информации в передатчике модема, являются полностью такими же, как у однотипных узлов устройства-прототипа, и подробно изложены в описании прототипа.

Отсчеты сигнала с выхода блока 8 поступают на первый вход сумматора 9. На второй вход этого сумматора с первого выхода генератора пилот-сигнала ГПС 13 подаются отсчеты сформированного гармонического колебания (пилот-сигнала) x_пс(kΔt)=cos 2πƒ_псkΔt, спектральная линия которого находится на частоте ƒ_пс вблизи нижней границы полосы пропускания телефонного канала и не перекрывается со спектром OFDM сигнала, сформированным фильтром 8. В сумматоре 9 производится сложение отсчетов, присутствующих на его первом и втором входах. Выходной сигнал сумматора подается на вход блока 10 согласования, в котором производится его цифро-аналоговое преобразование и нормирование по уровню. Выходной сигнал блока 10 передается в канал.

Принимаемый сигнал с выхода канала связи поступает на первый вход входного блока 14, на второй вход которого с первого выхода блока 12 опорных частот подаются тактирующие импульсы, следующие с частотой дискретизации ƒ_d. В этом узле осуществляются фильтрация и преобразование непрерывного входного сигнала в цифровой, который затем поступает на первый вход блока режекторных фильтров (БРФ) 15. Функциональная схема этого блока показана на фиг.27.

Она включает в себя набор из N параллельно включенных фильтров РФ_i(i=1÷N_T), каждый из которых настроен на подавление участка спектра входного сигнала в полосе частот i-го подканала. На второй вход блока режекторных фильтров 15 поступают импульсы, следующие с частотой ƒ_d, и тактирующие работу цифровых фильтров РФ_i(i=1÷N_T). Выходы этих фильтров подключены ко входам коммутатора КМ (см. фиг.27), кроме того, один из входов КМ непосредственно соединен с первым входом блока 15. Управление коммутацией осуществляется сигналом, поступающим на третий вход блока, который формируется в блоке вычисления и анализа мощности тонов БВДМТ 40. Правила формирования этого сигнала и назначение режекторных фильтров будет пояснены ниже, пока же отметим, что в режиме вхождения в связь (1-м цикле работы модема) управляющий сигнал имеет значение, обеспечивающее коммутацию выхода блока 15 непосредственно с его первым входом.

Выходной сигнал блока 15 подается на вход АРУ 16, в котором нормализуется уровень принимаемого сигнала.

Выходной сигнал АРУ y_пр(kΔt) подается на первый вход узкополосного полосового фильтра 17, на второй вход которого поступают тактирующие импульсы с частотой ƒ_d. Полоса пропускания этого фильтра Δƒ_упф=2ƒ_чст ограничивается значениями ƒ_пс-ƒ_чст (нижняя граница) и ƒ_пс+ƒ_чст (верхняя граница), где ƒ_чст - абсолютное значение максимального предполагаемого частотного сдвига, вносимого радиоканалом. Отметим, что ƒ_упф<ƒ_в/2M, что позволит в дальнейшем осуществить М-кратную децимацию преобразованного символа. Кроме того, узкая полоса пропускания УПФ 17 способствует существенному уменьшению мощности флуктуационного шума. Посредством фильтра 17 из сигнала y_пр(kΔt) выделяется пилот-сигнал имеющий частоту где ƒ_чс - значение канального частотного сдвига. Этот сигнал далее подается на первый вход преобразователя частоты с комплексным выходом ПЧКВ 18, функциональная схема которого показана на фиг.28.

Она включает в себя преобразователь Гильберта (ПГ), четыре перемножителя , узел сложения (УС) и узел вычитания (УВ). На второй вход этой схемы с первого выхода БОЧ 12 подаются импульсы с частотой ƒ_d, тактирующие работу ПГ. На третий вход с выхода 1 ГПС поступают отсчеты используемого в передатчике пилот-сигнала x_пс(kΔt)=cos2πƒ_псkΔt, а на четвертый вход - отсчеты находящегося с ним в квадратуре сигнал . Полагая сигналы и реальной и мнимой частями комплексного аналитического сигнала , а синфазный S_пс(kΔt) (на котором присутствует задержанный входной сигнал) и квадратурный выходы преобразователя Гильберта аналогичными составляющими сигнала , правило получения сигналов и на выходах ПЧКВ 18 можно описать выражениями (знак * означает комплексное сопряжение):

и

В соответствии с этими выражениями и построена схема, приведенная на фиг.28.

Учитывая свойство частотного сдвига преобразования Фурье, заключающееся в том, что умножение сигнала на эквивалентно переносу спектра сигнала вниз на величину ƒ_пс, получаем, что выходной сигнал ПЧКВ 18

можно рассматривать (без учета шума) как комплексную гармоническую последовательность с частотой, равной значению вносимого радиоканалом частотного сдвига ƒ_чс. Отметим, что величина ƒ_чс может быть как положительной, так и отрицательной, что скажется на знаке составляющей

С выхода ПЧКВ 18 комплексный сигнал , содержащий синфазную S_ƒчс и квадратурную составляющие, поступает на вход блока 19 накапливающих сумматоров, схема которого показана на фиг.29. Блок содержит два параллельно включенных накапливающих сумматора НС1 и НС2, на первые входы которых поступают отсчеты сигналов и .

После накопления в каждом из сумматоров суммы М отсчетов с третьего входа блока 19 через элемент задержки ЭЗ на вторые входы узлов НС1 и НС2 поступает импульс, устанавливающий их в нулевое состояние. (Частота следования импульсов ƒ_ДМ, поступающих на второй вход, связана с частотой дискретизации ƒ_в соотношением: ƒ_ДМ=ƒ_d/M.) Наличие элемента задержки ЭЗ обеспечивает возможность считывания накопленных в НС1 и НС2 сумм перед их сбросом (обнулением). Используемые в блоке 19 накапливающие сумматоры можно рассматривать как нерекурсивные цифровые фильтры, с импульсной характеристикой h(kΔt) вида прямоугольного окна:

Можно показать, что АЧХ такого фильтра при надлежащем выборе М имеет вид, при котором в области возможных значений вносимого радиоканалом частотного сдвига БНС 19 возникает лишь незначительное изменение (уменьшение) амплитуды поступающих на его вход дискретных гармонических составляющих и комплексного сигнала Вместе с тем, накопление сумм отсчетов приводит к усреднению наложенного на них аддитивного шума канала и тем самым способствует уменьшению его мешающего влияния, что в конечном итоге приводит к повышению помехоустойчивости предлагаемого устройства.

Комплексный выходной сигнал БНС 19 поступает на первый вход дециматора 20, который состоит из двух коммутаторов с объединенными и подключенными ко второму входу управляющими входами. Поступающие на управляющий вход импульсы с частотой f_дм обеспечивают считывание накопленных в этот момент в сумматорах блока 19 сумм путем подключения комплексного выхода этого блока к комплексному первому входу узла накопления отсчетов и вычисления НОДПФ 21. Таким образом осуществляется децимация с коэффициентом преобразования частоты М.

В блоке 21 в 1-м цикле работы модема осуществляется первоначальное накопление N_чс от счетов сигналов и которые можно рассматривать как реальную и мнимую части комплексного сигнала:

где Δt_ДМ=1/ƒ_ДМ - шаг дискретизации после децимации. Значение N_чc выбирается из условия обеспечения необходимой абсолютной погрешности Δƒ_чс определения величины ƒ_чс частотного сдвига в радиоканале и рассчитывается как N_чс=2ƒ_чст/Δƒ_чс. По завершении первоначального накопления осуществляется вычисление ДПФ сигнала , для выполнения которого целесообразно использовать алгоритм БПФ. Далее в процессе работы модема на каждом такте Δt_ДМ принимается новый отсчет сигнала поступающий на первый вход НОДПФ 21, и темсамым производится обновление одного значения накопленного массива, после чего вновь вычисляется его ДПФ.

Алгоритм работы блока 21 представлен на фиг.30. Запуск алгоритма осуществляется каждым импульсом с частотой ƒ_ДМ, поступающим на второй вход. В начале осуществляется анализ значения переменной F - «флага первого прохождения». Поскольку при включении модема ее значение не инициализируется, первоначально F≠F_контр и выполняется правая часть алгоритма (этап начального накопления). Начинается его выполнение с анализа значения еще одного флага - переменной F1. При первом запуске алгоритма условие F1≠F1_контр выполняется, что дает возможность присвоить в блоке 5 алгоритма переменной i, посредством которой осуществляется подсчет накопленных отсчетов входного сигнала, нулевое значение. Кроме того, в блоке 5 алгоритма переменной F1 присваивается значение F1_контр, после чего при последующих запусках алгоритма переменная i не инициализируется и сохраняет значение, равное номеру последнего введенного в НОДПФ 21 отсчета. В блоке 6 алгоритма фиг.30 осуществляется запись в соответствующие ячейки памяти входных отсчетов, а в блоке 7 ведется подсчет числа введенных отсчетов, и, кроме того, на втором выходе НОДПФ 21 поддерживается нулевое значение, свидетельствующее о том, что в данное время производится процесс первоначального накопления отсчетов. По завершении этого процесса (при i=N_на) в блоке 8 флагу переменной F присваивается значение F=F_контр, а в блоке 9 производится вычисление ДПФ сигнала, отсчеты которого зафиксированы в массивах X_Re и X_Im, чем и заканчивается выполнение алгоритма. При следующих запусках в связи с выполнением условия F=F_контр работает левая часть алгоритма (блоки 1-4). В блоке 1 инициализируется нулем переменная i цикла перезаписи содержимого ячеек памяти (блоки 2, 3) и на второй выход подается единица, свидетельствующая о том, что процесс первоначального накопления отсчетов завершен. По окончании цикла перезаписи в блоке 4 в первые ячейки массивов X_Re и X_Im записываются значения вновь поступившего на первый вход НОДПФ 21 отсчета комплексного сигнала, после чего в блоке 9 алгоритма опять вычисляется ДПФ.

Комплексные отсчеты ДПФ с первого выхода НОДПФ поступают на первый вход АЧС 22. В этом блоке на основе анализа вычисленного ДПФ осуществляется приближенное (с точностью, определяемой размером N_чс ДПФ) определение частотного сдвига ƒ_чс спектра сигнала, имеющего место в канале, а также формируется логический сигнал (выход 2), необходимый для синхронизации функционирования других узлов модема. Алгоритм работы АЧС 22 представлен на фиг.31. Запуск алгоритма осуществляется каждым импульсом, поступающим на второй вход с частотой ƒ_ДМ. Алгоритм начинается с проверки условия Вх3=1, невыполнение которого говорит о том, что в блоке 21 (фиг.25) идет процесс первоначального накопления отсчетов и ДПФ еще не вычислено. Поэтому на втором выходе АЧС устанавливается «0» и выполнение алгоритма заканчивается. При положительном исходе проверки в блоке 1 алгоритма производится определение номера n_mах отсчета ДПФ , имеющего наибольшую мощность . Далее в зависимости от выполнения условия n_max≤<N_чс/2 оценивается, положительной или отрицательной является величина частотного сдвига ƒ_чс и по формулам, приведенным в блоках 2 и 3 алгоритма (фиг.31), вычисляется ее алгебраическое значение. (Δƒ_чс=2ƒ_чст/N_чс - интервал между частотами соседних гармоник ДПФ). Далее проверяется условие F=F_контр, невыполнение которого означает, что прохождение по основному телу цикла осуществляется первый раз и оценка ухода частоты в предыдущем такте ƒ_{чс пред} не выполнялась. В этом случае в блоке 4 алгоритма осуществляются присваивания ƒ_{чс пред}=ƒ_чс, F=F_контр и на втором выходе АЧС 44 поддерживается нулевой уровень (блок 5 алгоритма фиг.31). В случае если F=F_контр, производится проверка соотношения |ƒ_чс-ƒ_{чс пред}|<ƒ_пop, где ƒ_пор - пороговое значение, определяемое из соотношения частоты ƒ_ДМ и предполагаемой скорости изменения частотного сдвига в радиоканале. При невыполнении этого условия делается вывод о том, что результат определения частотного сдвига в данном такте является ошибочным и он не фиксируется. Это позволяет снизить вероятность ошибочного приема символов в условиях импульсных помех и тем самым повышает помехоустойчивость модема. В том случае если данное условие выполняется, в блоке 7 алгоритма (фиг.31) вычисляется значение ΔN_чс, которое нужно занести в качестве начального условия в соответствующий регистр ФЧПСС 34, чтобы с ее выхода считывать отсчеты гармонического колебания с частотой ƒ_чс. Величина ΔN_чс определяется как:

ΔN_чс=ƒ_чсΔt=ƒ_чс/ƒ_d.

После этого в блоке 7 алгоритма (фиг.31) на первый выход АЧС 22 выдается найденное значение ΔN_чс; на втором выходе АЧС устанавливается единица (свидетельствующая о том, что процесс первоначальной оценки частотного сдвига завершен) и осуществляется переприсваивание ƒ_{чс пред}=ƒ_чс.

Достоинством предложенной системы первоначальной оценки канального частного сдвига (совокупность блоков 17-22 схемы, приведенной на фиг.25) является то, что требуемая точность оценки здесь может быть достигнута за счет выбора необходимого размера ДПФ, что не требует столь больших реализационных затрат, как в устройстве-прототипе. (При одном и том же уровне сложности реализации точность оценки в предложенном устройстве будет выше). Это позволяет снизить требование к ширине полосы захвата системы слежения за частотным сдвигом в рабочем режиме и использовать в этом качестве цифровую систему фазовой синхронизации 3-го порядка, позволяющую отслеживать флуктуации частотного сдвига, что в конечном итоге повышает помехоустойчивость модема.

Сигнал с второго выхода АЧС, показанный на строке г временной диаграммы предлагаемого устройства (см. фиг.26), поступает на третий вход БУ 39, на второй вход которого с третьего выхода БОЧ 12 поступают короткие импульсы с частотой ƒ_S=1/T_S, где Т_S - длительность OFDM-символа. С использованием этих сигналов на шестом выходе БУ формируется сигнал, изображенный на строке д временной диаграммы фиг.26, переход которого в единичное состояние осуществляется с приходом первого после аналогичного перехода на третьем входе БУ (строка в временной диаграммы фиг.26) импульса с частотой ƒ_S. Этот сигнал с шестого выхода БУ подается на второй (управляющий) вход КМ 25. Единица на втором входе коммутатора разрешает прохождение на первый вход БЗБ 26 комплексного выходного сигнала:

преобразователя частоты с комплексным выходом ПЧКВ 24. Схема ПЧКВ 24 полностью аналогична схеме ПКЧВ 18, изображенной на фиг.28. На первый вход блока 24 поступает выходной сигнал y(kΔt) цифрового фильтра 23, который удаляет пилот-сигнал из спектра выходного сигнала АРУ 16 (на второй вход фильтра 23 поступают тактирующие его работу импульсы с частотой ƒ_d. Эти же импульсы подаются на второй вход ПКЧВ 24 и тактируют работу входящего в его состав преобразователя Гильберта). На третий и четвертый входы ПЧКВ 24 с первого и второго выходов ФЧПСС 34 подаются отсчеты косинусоидального и синусоидального колебаний, частота которых равна оценке частотного сдвига, вносимого каналом связи. (В рассматриваемый момент работы устройства эта частота равна определенному в АЧС 22 значению ƒ_чс).

Таким образом начинается поиск оптимального положения посимвольной синхронизации. Прежде чем описывать функционирование и взаимодействие узлов, участвующих в этой процедуре, рассмотрим принцип, заложенный в основу этого поиска.

На фиг.32 показан временной интервал, равный двум длительностям OFDM-символа, взятый при отсутствии посимвольной синхронизации. На этом интервале полностью укладывается n-й OFDM символ, содержащий S отсчетов, и присутствуют части (n+1)-го и (n-1)-го символов (в сумме также содержащие S отсчетов). Если вычислить сумму вида:

то значение |-В(l)| будет максимальным в том случае, когда номер l начального отсчета в сумме (16) совпадает с номером начального отсчета изображенного на фиг.32 n-го OFDM-символа. Действительно, в этом случае сомножители, участвующие в формировании всех N_зи слагаемых суммы (16), принадлежат одному OFDM-символу и в соответствии с иллюстрируемым на фиг.3 правилом формирования OFDM-сигналов при отсутствии частотного сдвига, других канальных искажений и шума для них справедливо соотношение:

При этом все слагаемые (16) являются действительными и имеют одинаковые знаки.

Если же номер l таков, что начало суммирования не совпадает с началом полного OFDM символа, укладывающегося на временном интервале, изображенном на фиг.32, отдельные слагаемые суммы (16) являются комплексными и могут иметь разные знаки, поскольку составляющие их сомножители принадлежат разным OFDM-символам, вследствие чего значение модуля суммы (16) уменьшается.

Наличие частотного сдвига ƒ_чс в радиоканале приводит к тому, что соотношение (17) изменяется следующим образом:

При этом выражение (16) трансформируется к виду:

где

В результате свойство максимума модуля суммы (16) при l, соответствующем началу OFDM символа, сохраняется, кроме того, вычисляя аргумент накопленной суммы, можно получить информацию о значении частотного сдвига в канале:

где ω_чс=2πƒ_чс; NΔt<=Т; Т - интервал ортогональности.

Таким образом, задача посимвольной синхронизации сводится к вычислению в соответствии с (16) величины В(l) при всех и определении значения l, максимизирующего модуль функции B(l). При этом аргумент вычисленной суммы содержит информацию о мгновенном (на интервале OFDM-символа) значении вносимого каналом частотного сдвига. Преимуществом данного подхода по сравнению с реализованным в прототипе методом «отстающего» и «опережающего» окна заключается в том, что информация о значениях синхропараметров получается не на основе анализа одного отсчета, а по итогам накопления суммы отсчетов, что приводит к усреднению шума канала и в конечном итоге повышает помехоустойчивость модема. Дополнительное снижение влияния шума может быть достигнуто либо путем вычисления В(l) на нескольких OFDM-символах с последующим усреднением результатов (в режиме вхождения в связь) либо путем фильтрации выходного сигнала такого фазового дискриминатора в системе фазовой синхронизации.

Практическая реализация изложенного подхода в предлагаемом устройстве осуществляется в процессе взаимодействия буферного запоминающего блока БЗБ 26 и блока вычисления и обработки синхросуммы БВОС 35.

Функциональная схема БЗБ 26 приведена на фиг.33. Она включает в себя два идентичный буферных запоминающих узла БЗУ 1 и БЗУ 2, предназначенных для запоминания, хранения и выдачи отсчетов действительной (БЗУ1) и мнимой (БЗУ2) частей комплексного сигнала . Функциональная схема каждого из этих блоков имеет вид, показанный на фиг.13, алгоритм их функционирования представлен на фиг.14. Сигнал, поступающий на третий вход БЗБ 26 с выхода 2 БУ 39, показан на строке е временной диаграммы фиг.26. Подробное описание схемы и алгоритма представлены при рассмотрении одноименных узлов (полностью идентичных БЗУ1 и БЗУ2) устройства-прототипа. Отметим лишь, что из анализа работы схемы и алгоритма можно заключить, что начиная со второго тактового периода OFDM сигнала после установления «1» на выходе 6 БУ 39 в ЗУ2 узлов БЗУ1 и БЗУ2 содержится 2S отсчетов, соответствующих длине двух OFDM-символов в ситуации, изображенной на фиг.32. При этом влияние частотного сдвига канала на значения этих отсчетов в значительной степени (определяемой точностью оценки сдвига в АЧС 22) устранено в ПЧКВ 24.

Процедура нахождения начального адреса n-го OFDM-символа (т.е. установления посимвольной синхронизации, см. фиг.32) в 1-м цикле работы модема (режиме вхождения в связь) реализуется в блоке 35 вычисления и обработки синхросуммы, алгоритм работы которого представлен на фиг.34.

Алгоритм запускается короткими единичными импульсами, формируемыми на четвертом выходе БУ 39 (строка з временной диаграммы фиг.26), поступающими на шестой вход БВОС 35. Как видно из диаграммы, эти импульсы задержаны во времени относительно импульсов на третьем выходе БОЧ 12, следующих с частотой ƒ_S=1/T_S (строка в временной диаграммы фиг.26), на величину шага дискретизации Δt=1/ƒ_d. При этом поступление их на вход 6 БВОС начинается лишь после того как в АЧС 22 завершится формирование первой оценки частотного сдвига.

В начале алгоритма анализируется сигнал, поступающий на вход 3 БВОС 35 с третьего выхода блока управления 39. При включении модема (или при перезапуске режима вхождения в связь в случае срыва связи) этот сигнал имеет нулевое значение, в рабочем режиме его значение равно «1» (строка и временной диаграммы фиг.26). Поэтому в 1-м цикле (на этапе вхождения в связь) выполняется правая часть алгоритма. Она начинается с проверки условий F=F_контр и F1=F1_контр, которые при первых двух прохождениях (двух первых запусках алгоритма) не выполняются. Это связано с тем, что в течение первых двух OFDM-символов ЗУ2 буферного запоминающего блока 26 еще не заполнено и поэтому вычисление и обработка синхросуммы (16) не имеет смысла. Вследствие выполнения при первом прохождении команды блока 28 алгоритма (фиг.34) при втором прохождении условие F1=F1_контр выполняется и в блоке 29 алгоритма (фиг.34) производится установка в ноль элементов комплексного массива , служащих для накопления значений суммы (16) при разных значениях начального адреса. Также в этом блоке алгоритма присваивается нулевое значение переменной n, используемой в алгоритме для подсчета числа OFDM-символов, на которых осуществляется усреднение синхросуммы; устанавливается в «0» сигнал на четвертом выходе БВОС 35, по значению которого блок управления 39 определяет длительность 1-го цикла, кроме того флагу F присваивается значение F_контр, обеспечивающее в дальнейшем выполнение блоков 15-27 алгоритма (фиг.34).

При третьем и последующих запусках алгоритма в цикле по переменной r (блок 16 инициализации r и блоки 17-20 тела цикла) производится вычисление суммы (16) при значении ее начального адреса l=k (l - переменная формулы (16), k - переменная алгоритма фиг.34). Как видно из временной диаграммы (строка ж, фиг.26), сигнал с пятого выхода блока управления 39, поступающий на второй (управляющий) вход КМ 27 в 1-м цикле, имеет нулевое значение. Это обеспечивает подключение поступающего с первого выхода БВОС 35 на первый (сигнальный) вход КМ 27 адреса считываемого отсчета к соединенному с выходом КМ 27 второму входу БЗБ 26, вследствие чего на первом выходе блока 26 и на входе 1 БВОС 35 появляется значение адресуемого отсчета. В цикле по переменной k (блок 15 инициализации и блоки 16-21 тела цикла фиг.34) осуществляется вычисление сумм (16) при всех S возможных значениях их начального адреса l=k, (k=0÷(S-1). Кроме того, в блоке 15 алгоритма (фиг.34) переменной Р присваивается значение вычисленной в блоке ДПФ 29 и подаваемой на пятый вход БВОС 35 средней мощности сигнальных тонов P_cp, в блоке 21 алгоритма фиг.34 при каждом k определяется нормированное значение синхросуммы (В алгоритме значение предполагается хранить в тех же ячейках памяти, что и , поэтому последнее равенство записано в обозначениях: . Это позволяет повысить помехоустойчивость приемника, поскольку при малых значениях Р_ср поднимает уровень анализируемой далее величины . Результаты этих вычислений фиксируются в комплексном (т.е. двумерном, имеющем реальную и мнимую части) массиве . В блоке 22 алгоритма (фиг.34) осуществляется подсчет числа OFDM-символов n, на которых производится накопление сумм с целью усреднения результатов, минимизирующего мешающее влияние шума канала. До тех пор пока n не достигла значения заранее заданного числа N_yn, определяющего объем усреднения (до выполнения условия n=N_yn), выполнение алгоритма на этом заканчивается. При n=N_yn вычисление синхросуммы (16) заканчивается и начинается обработка полученных результатов. В новом цикле по k (блок 23 инициализации и блоки 24-26 тела цикла (фиг.34)) определяется значение начального адреса k, при котором накопленная нормированная синхросумма имеет максимальный модуль МВ(K). Значение этого адреса присваивается переменной N_a, оно определяет начало n-го OFDM-символа на фиг.32, что и является задачей посимвольной синхронизации. В блоке 27 алгоритма это значение выдается на третий выход блока БВОС 35, на четвертом выходе БВОС устанавливается уровень «1», свидетельствующий о том, что задача установления синхронизации на этапе вхождения в связь выполнена; кроме того, осуществляется обнуление массива , необходимое для функционирования БВОС 35 в начинающимся далее 2-м режиме работы модема (в режиме передачи данных).

Значение N_a с выхода 3 БВОС 35 подается на сигнальный вход 1 KM 28, на третий (управляющий) вход которого с третьего выхода БУ 39 поступает сигнал, изображенный на строке и временной диаграммы фиг.26. Как видно из диаграммы, в 1-м режиме этот сигнал имеет нулевой уровень. Под воздействием этого уровня КМ 28 (фиг.25) подключает к первому входу регистра адреса РА 32 сигнал, присутствующий на его первом входе. С приходом на второй вход тактирования записи РА 32 очередного импульса с частотой ƒ_S с третьего выхода БОЧ 12 (строка в временной диаграммы фиг.26) присутствующее на первом входе РА 32 число записывается в регистр. Таким образом в РА 32 фиксируется определенное в 1-м цикле значение N_a, т.е. устанавливается число N_PA=N_а. Запись с каждым импульсом частоты ƒ_S в РА 32 случайного числа, присутствующего на входе 1 РА 32 в моменты, предшествующие определению N_a, не мешает работе устройства, т.к. использование содержимого РА 32 осуществляется только во втором цикле работы модема.

Начало второго режима (режима передачи данных) устанавливается блоком управления БУ 39 (фиг.25) после получения им на четвертом входе единичного уровня сигнала, поступающего с четвертого выхода БВОС 35, с приходом на второй вход БУ 39 очередного импульса БОЧ 12 с частотой ƒ_S. При, этом сигнал на выходе 3 БУ 39 принимает единичное значение (строка и временной диаграммы фиг.26). В рабочем режиме осуществляется демодуляция преданного сигнала данных и необходимое для этого слежение за правильным положением посимвольной синхронизации и значением вносимого радиоканалом частотного сдвига.

Задача слежения за правильным положением посимвольной синхронизации в рабочем режиме решается в результате взаимодействия блоков 28, 32, 33, 35, 36 модема (фиг.25). При этом в БВОС 35 на основе анализа значений синхросуммы вида (16) по-прежнему определяется оценка начального адреса N_a зафиксированной в ЗУ БЗБ 26 совокупности отсчетов, принадлежащих n-му OFDM-символу, однако поиск этого адреса теперь осуществляется не на всем интервале длительности OFDM-символа, включающем S отсчетов, а в более узких границах. Кроме того, накопление синхросуммы в этом случае осуществляется только на одном OFDM-символе, поскольку усреднение и коррекция результатов осуществляются совокупностью блоков 28, 32, 33, 36 модема (фиг.25).

Работа алгоритма, изображенного на фиг.34, при этом осуществляется следующим образом. Как уже отмечалось, в рабочем режиме подаваемый на вход 3 БВОС 35 сигнал с третьего выхода БУ 39 имеет единичный уровень, поэтому по результатам проверки значения этого сигнала осуществляется выполнение левой части алгоритма, включающей блоки 1-14 (фиг.34).

Как следует из временной диаграммы (строка ж, фиг.26), сигнал на пятом выходе БУ 39, поступающий на первый (управляющий) вход КМ 27 в течение промежутка времени, следующего за моментом запуска алгоритма работы БВОС 35, по-прежнему равен нулю, поэтому так же как и в 1-м цикле КМ 27 ко второму входу адресации ЗУ2 в БЗБ 26 во время выполнения алгоритма подключает выход 1 БВОС 35. При этом на первый вход БВОС 35 с первого выхода БЗБ 26 поступают адресуемые отсчеты. В блоке 1 алгоритма (фиг.34) переменной N_PA присваивается значение начального адреса OFDM-символа, зафиксированного в ЗУ2 БЗБ 26. При первом запуске алгоритма во 2-м цикле оно равно значению N_a, выданному в блоке 27 алгоритма (фиг.34) на третий выход БВОС 35 по окончании 1-го цикла, далее в результате взаимодействия блоков 32, 33, 35 и 36 эта величина меняется, отслеживая правильное положение посимвольной синхронизации. Кроме того, в блоке 1 алгоритма (так же как и в блоке 15 алгоритма) переменной Р присваивается поступающее на вход 5 БВОС 35 значение средней мощности сигнальных тонов Р_ср.

В блоке 2 алгоритма (фиг.34) устанавливаются нижнее N_н=N_PA-ΔN и верхнее N_в=N_PA+ΔТ граничные значения поиска начального адреса полного OFDM-символа, задаваемые в предположении, что за время, прошедшее с момента последнего запуска алгоритма его (начального адреса), значение не могло измениться более чем на ±ΔN единиц. Также здесь (в блоке 2) инициализируются переменная цикла k и вспомогательная переменная i.

Далее в цикле по переменной r (блок 3 инициализации r и блоки 4-7 тела цикла) так же как и в правой части алгоритма производится вычисление суммы (16) при значении ее начального адреса l=k (l - переменная формулы (16), k - переменная алгоритма). В цикле по переменной k (частично блок 2 инициализации и блоки 3-8 тела цикла) осуществляется вычисление сумм (16) при 2AN возможных значениях их начального адреса l=k, (k=N_н÷N_k). Результаты этих вычислений фиксируются в комплексном массиве . При этом в блоке 8 алгоритма также и с той же целью, что и в блоке 21 алгоритма (см. выше), осуществляется нормирование значения по переменной Р. По окончании описанного цикла по k организуется новый цикл по k (блок 9 инициализации и блоки 10-12 алгоритма). В этом цикле определяется начальный адрес синхросуммы с максимальным модулем МВ(k). Значение этого адреса присваивается переменной N_а, оно и определяет текущую оценку начального адреса полного OFDM-символа.

В блоке 13 алгоритма (фиг.34) в соответствии с правилом (18) определяется набег фазы группового сигнала Δφ_гр=ω_чсT на интервале ортогональности, обусловленный некомпенсированным в ПЧКВ 24 частотным сдвигом. В блоке 14 алгоритма величины N_a и Δω_гр выдаются на второй и пятый выходы БВОС 35 (фиг.25); кроме того осуществляется обнуление комплексного массива ; подготавливающее алгоритм к новому запуску.

Значение начального адреса N_a[n], определенное в n-м OFDM-такте, присутствующее на втором выходе БВОС 35, подается на первый вход ФДПС 36 (фиг.25). На второй вход этого блока с выхода РА 32 поступает значение адреса N_PA[n], зафиксированное в n-м такте. В ФДПС вычисляется разностный сигнал:

ΔN_ФД[n]=N_a[n]-N_PA[n],

который затем усредняется в течение нескольких ОФДМ-тактов.

Выходной сигнал ФДПС поступает на первый вход сумматора 33, на второй вход которого с выхода РА 32 подается число N_PA[n]. В результате на выходе сумматора 33 появляется новое скорректированное значение:

которое подается на второй вход КМ 28. Во втором цикле работы модема сигнал, поступающий на третий (управляющий) вход КМ 28, принимает единичное значение (строка и временной диаграммы фиг.26). Вследствие этого к выходу КМ 28 подключается сигнал, поступающий на его второй вход с сумматора 33, то есть N_PA[n+1]. Это значение подается на первый вход (записи) регистра адреса РА 32 и записывается при поступлении на второй вход РА очередного импульса с третьего выхода БОЧ 12. Таким образом осуществляется слежение за правильным положением посимвольной синхронизации.

Точное слежение за изменяющимся во времени значением частотного сдвига, вносимого радиоканалам в групповой сигнал, осуществляется в формирователе частоты переноса спектра сигнала ФЧПСС 34, функциональная схема которого приведена на фиг.35. Схема включает четыре перемножителя П1, П2, П3, П4, четыре сумматора СМ1, СМ2, СМ3, СМ4, три коммутатора КМ1, КМ2, КМ3, три регистра Рг1, Рг2, Рг3, датчик «0» и узел памяти УП, в котором записаны дискретные отсчеты полного периода синусоиды и косинусоиды. Каждый из перемножителей осуществляет умножение числа, поступающего на его первый вход, на некоторой фиксированный коэффициент, подаваемый на второй вход. Работа ФЧПСС описывается следующими уравнениями:

Уравнение (22) позволяет вычислить непосредственно фазу считываемых с УП (фиг.35) на первый и второй выходы отсчетов гармонических колебаний. Сложение в (22) осуществляется по модулю П, где П - количество записанных в УП (фиг.35) дискретных отсчетов полного периода косинусоиды и синусоиды. Вычисляемая в соответствии с (22) фаза представляет собой адрес соответствующего отсчета. Фигурирующая в (22) величина определяет прогнозируемое в i-м такте значение набега фазы, обусловленного наличием нескомпенсированного частотного сдвига, которое рекуррентным образом вычисляется в соответствии с уравнением (21). При этом приращение набега фазы Δf[i] рассчитывается как линейная комбинация присутствующего в i-м такте на первом входе ФЧПСС набега фазы группового сигнала Δφ_гр[i] и величины , характеризующей вычисленную в предыдущем такте оценку скорости изменения набега фазы, обусловленного нескомпенсированным частотным сдвигом. Величина Δφ_гр[i] вычисляется в БВОС 35 и обуславливается частотным сдвигом, нескомпенсированным в ПЧКВ 24 при действии на его третьем и четвертым входах отсчетов выходных сигналов ФЧПСС, сформированных в предыдущем, (i-1)-м такте. Рекуррентный процесс вычисления величины описывается уравнением (20). На первом шаге (при начальном условии ) значение выбирается равным (1-α₂)Δƒ_i, где в соответствии с (19) Δƒ_i=α₁Δφ_гр[i]. На последующих шагах оно рассчитывается как линейная комбинация и Δƒ[i].

Уравнения (19-22) в схеме фиг.35 реализуются совокупностями следующих узлов: уравнение (19) - П1, П3 и СМ1; уравнение (20) - П2, П4, СМ2 и Рг1; уравнение (21) - СМ3 и Рг2 и уравнение (22) - СМ4 и Рг3. На вторые входы тактирования записи регистров Рг1 и Рг2 подаются короткие единичные импульсы с частотой ƒ_S (строка в временной диаграммы фиг.26). На второй вход регистра Рг3 с третьего входа подаются импульсы с частотой ƒ_d (строка а временной диаграммы фиг.26). Коммутаторы Км1, Км2 и Км3 служат для обеспечения режима начальной установки, в котором частота выходных колебаний ФЧПСС 34 задается равной величине ƒ_чс, определенной в блоке АЧС. При этом на третьи (управляющие) входы всех трех коммутаторов подается сигнал, поступающий на пятый вход ФЧПСС с третьего выхода БУ (строка з временной диаграммы фиг.26). При нулевом значении этого сигнала (режим вхождения в связь) к выходам коммутаторов подключаются их вторые (сигнальные) входы, а при единичном значении (в рабочем режиме) - первые входы. В рабочем режиме на первые входы записи регистров Рг1, Рг2 и Рг3 с выходов коммутаторов подаются величины, предписываемые уравнениями (19-22). В режиме вхождения в связь на первые входы регистров Рг1 и Рг3 поступает сигнал с датчика «0», а на первый вход регистра Рг2 - сигнал ΔN_чс, поступающий через четвертый вход с первого выхода АЧС 22 (фиг.25), что и обеспечивает генерацию колебаний с частотой ƒ_чс в этом режиме. Отметим, что в достаточно длительном (из-за выполнения усреднения на нескольких OFDM-тактах) процессе первоначального поиска положения посимвольной синхронизации, выполняемом в БВОС 35, значение ΔN_чc (а следовательно, и соответствующая ему частота ƒ_чс), определяемое АЧС 22, неоднократно обновляется и тем самым следит за изменением значения частотного сдвига. Это позволяет повысить точность синхронизации и, как следствие, повысить помехоустойчивость модема.

Можно показать, что рассмотренный блок представляет собой цифровую систему фазовой синхронизации 3-го порядка, которая позволяет с минимальной ошибкой отслеживать (в режиме слежения) быстроизменяющиеся значения частотного сдвига, что повышает помехоустойчивость модема при работе в таких условиях. Практически ее апробация проводилась при следующих значениях коэффициентов: α₁=0,125; α₂=0,5; α₃=0,85.

Демодуляция и оценка значений принятых символов, а также устранение остаточной рассинхронизации осуществляются в предлагаемом устройстве в результате взаимодействия блоков 29, 39, 38, 37 и 31 (фиг.25). Так же как и в устройстве-прототипе одновременная демодуляция во всех параллельных подканалах системы с OFDM выполняется путем вычисления ДПФ от совокупности N отсчетов {y_чс(kΔt)}, реализуемого ДПФ 29. В предлагаемом изобретении на вход 1 блока 29 ДПФ с выхода РА 32 подается значение начального адреса, зафиксированного в ЗУ2 (см. фиг.13) БЗБ 26 отсчета, соответствующего установленной посимвольной синхронизации. На второй вход блока ДПФ 29 с пятого выхода БУ 39 подается сигнал, изображенный на строке ж временной диаграммы фиг.26, по положительному фронту которого начинается работа блока ДПФ 29. С приходом уровня «1» на второй вход блока 29 с его первого выхода осуществляется последовательная во времени выдача адресов N отсчетов, хранящихся в ЗУ2 БЗБ 26 (см. фиг.13). Через КМ 27, управляемый подаваемым на его второй вход тем же сигналом с пятого выхода БУ 39, адреса поступают на второй вход БЗБ 26, вследствие чего с его первого выхода подаются на третий вход блока 29 подлежащие демодуляции (т.е. вычислению ДПФ) отсчеты принятого сигнала y_чс(kΔt).

В блоке 29 (фиг.25) с использованием БПФ вычисляется ДПФ считанной партии отсчетов, после чего определяется среднее арифметическое значение Р_ср мощности всех отсчетов ДПФ, подаваемое затем на третий выход.

Отметим, что как видно из строки ж временной диаграммы фиг.26, выполнение блоком 26 описанных операций производится не только в рабочем режиме, но и в режиме вхождения в связь (начиная с процесса установления посимвольной синхронизации). Это необходимо для вычисления используемой в этом процессе (вход 5 блока БВОС 35, соединенный с третим выходом блока 29) средней мощности Р_ср, которая, как нетрудно показать, не зависит от правильности выбора начального адреса партии из N входных отсчетов блока 29 ДПФ, устанавливаемого в процессе посимвольной синхронизации.

Со второго выхода блока 29 результаты вычисления ДПФ поступают на первый вход блока группирования, синхронизации и вычисления аргумента (БГСВА) 30, функциональная схема которого изображена на фиг.36. Как отмечалось при описании блока 3 передатчика, передаваемый сигнал модема формируется таким образом, что один информационный символ передается по нескольким (двум и более) параллельным подканалам. В левой верхней части фиг.36 показано, как из всей совокупности поступивших на первый вход блока 30 отсчетов ДПФ образуется N_T. групп, включающих по 3 или 2 отсчета, соответствующих выходам подканалов, используемых для передачи одного информационного символа. i-я группа отсчетов поступает на входы 1_i (включающий 3 или 2 входа для отдельных отсчетов i-го узла группирования, синхронизации и вычисления аргумента (БГСВА_i, i=1-N_T)). Функциональная схема реализации такого узла, рассчитанного на обработку трех входных отсчетов, показана на фиг.37. Она содержит 3 идентичных параллельно включенных тракта выравнивания фазы входных отсчетов, в состав каждого из которых входят комплексный перемножитель КП, вычислитель аргумента ВА, узел вычитания УВ, цифровой фильтр ЦФ и комплексный запоминающий узел КЗУ, а также комплексный сумматор КСм, вычислитель аргумента суммарного сигнала ВА_∑ и элемент задержки ЭЗ.

Каждый из трактов выравнивания фазы представляет собой цифровую систему фазовой автоподстройки (ФАП) 1-го порядка, устраняющую остаточную рассинхронизацию принимаемого k-то тона. В комплексном перемножителе КП осуществляется умножение комплексного входного отсчета ДПФ (выхода k-го подканала) на считываемый на n-м OFDM-такте с выхода КЗУ отсчет подстраиваемого по фазе комплексного гармонического колебания ехр(-jφ_k[n])=cos φ_k[n]-sin φ_k[n].

Конкретная схемная реализация КП имеет вид, изображенный на фиг.28 (без преобразовал теля Гильберта ПГ). Вместо выходных сигналов S_nc и ПГ в данном случае используются реальная и мнимая части входных отсчетов ДПФ.

Далее в блоке ВА вычисляется аргумент результата этого умножения, из которого затем в УВ вычитаются (по третьему входу УВ) поступающие на третий вход БГСВА (а следовательно, на вход 3_i БГСВА,) со второго выхода описываемого ниже блока 31 оценки значений символов (БОЗС) значение эталонной фазы φ_{эт i} i-го информационного символа и (по второму входу УВ) подаваемое на второй вход БГСВА (а следовательно, и на второй вход БГСВА_i) с пятого выхода БВОС 35 значение набега фазы группового сигнала Δφ_гр на интервале ортогональности, обусловленного некомпенсированным в ПЧКВ 24 частотным сдвигом. Выходной сигнал УВ Δφ_k поступает на цифровой фильтр ЦФ первого порядка. Алгоритм работы этого фильтра описывается разностным уравнением:

где φ_k[n] - выходной сигнал фильтра в n-м OFDM-такте, определяющий фазу (адрес) считываемых далее с КЗУ в этом такте отсчетов комплексного гармонического колебания ехр(-7φ_k[n]); α=const; сложение осуществляется по модулю N_п; N_п - число отсчетов в периоде косинусоиды и синусоиды, записанных в комплексном запоминающем узле КЗУ.

Практическая реализация фильтра может быть выполнена по схеме фиг.38, включающей перемножитель Π на постоянный коэффициент α, сумматор См и регистр Рг со входами записи 1 и тактирования записи 2. Отметим, что на вход тактирования записи 2 регистра Рг поступает задержанный элементом задержки ЭЗ (см. фиг.37) импульс с четвертого входа БГСВА (то есть короткий единичный импульс с третьего выхода БОЧ 12, строка 3 временной диаграммы фиг.26). Как будет показано ниже, этим же импульсом в блоке 31 тактируется запись в выходной регистр вычисленного в n-м OFDM-такте значения эталонной фазы i-го информационного символа. Незначительная задержка, вносимая элементом ЭЗ, обеспечивает то, что к моменту фиксации в Рг результата сложения в сумматоре (фиг.38) ко второму и третьему входам вычислителя аргумента ВА в схеме фиг.37 оказываются приложенными значения φ_{эт i}[n] и Δφ_гр[n], вычисленные в n-м OFDM-такте, что и обеспечивает работу ЦФ в соответствии с уравнением (23). При этом выходной сигнал УВ в схеме фиг.37, образующийся в результате вычитания из имеющей место в n-м OFDM-такте полной фазы принятого K-го тона (выход ВА фиг.37), сформированной в передатчике и восстановленной в блоке 31 приемника полной эталонной фазы φ_{эт i}[n] этого тона, и вычисленного в БВОС 35 (и еще не использованного в ФЧПСС 34) набега фазы в n-м такте Δφ_гр[n], вызванного частотным сдвигом в канале, и представляет собой остаточную фазовую рассинхронизацию этого тона, которая полностью отслеживается (т.е. сводится к нулю) описанной цифровой системой ФАП 1-го порядка (узлы КП, ВА, УВ, ЦФ и КЗУ фиг.37). Таким образом осуществляется выравнивание фаз сигналов, присутствующих на выходах комплексных перемножителей КП во всех (трех) ветвях БГСВА, изображенного на фиг.37. Это позволяет алгебраически сложить (по правилам сложения комплексных чисел) эти сигналы в комплексном сумматоре КСМ и использовать для дальнейшей обработки суммарный сигнал. В соответствии с теорией разнесенного приема при этом существенно увеличивается помехоустойчивость модема.

Выходной сигнал комплексного сумматора подается на вход узла ВА_∑, в котором осуществляется вычисление его аргумента φ_oi[n], подаваемого на выход БГСВА_i. Совокупность выходов узлов БГСВА_i, (i=1÷N_T) в схеме фиг.36 образует выходной сигнал БГСВА 30, подаваемый на вход 1 блока вычислителей информативного приращения фазы (БВИПФ) 37.

По своему назначению и выполнению блок 37 полностью аналогичен одноименному блоку в схеме устройства-прототипа. На его второй вход с выхода блока 31 оценки значений символов (БОЗС) поступает набор вычисленных в предыдущем такте значений φ_{эт i}[n-1], (i=1÷N_T) полной эталонной фазы сигналов, подаваемых по i-м подканалам. Отметим, что несмотря на то, что второй вход блока 37 и третий вход блока 30 соединены с вторым выходом БОЗС 31, блоком 37 в n-м OFDM-такте считываются значения φ_{эт i}[n-1], вычисленные в (n-1)-м такте, а блоком 30 - φ_{эт i}[n], вычисленные в n-м такте. Это связано с разными моментами времени считывания выходной информации БОЗС 31 этими блоками. Как указывается выше, БГСВА считывает эту информацию сразу после записи в выходные регистры БОЗС результата вычислений в n-м такте (т.е. окончания n-го такта). Рассматриваемый же блок 37 выполняет свои функции и принимает данную информацию в течение n-го такта, когда в выходных регистрах БОЗС 31 находятся значения φ_{эт i}[n-1], вычисленные в предыдущем такте.

В блоке 37 определяются информативные приращения фазы Δφ_i[n] демодулированного сигнала в i-м подканале на n-м OFDM-такте. Эти величины вычисляются как:

Δφ_i[n]=φ_оi[n]-φ_{эт i}[n-1].

Совокупность найденных таким образом значений Δφ_i[n], (i=1÷N_T) составляет выходной сигнал БВИПФ 37 и подается на первый вход коммутационного блока 38, на второй вход которого поступает выходной сигнал кодера-накопителя настроечной последовательности КННП 41. На вход КННП с выхода ГНП 11 подается настроечная последовательность, которая одновременно генерируется и используется в качестве передаваемых данных в режиме вхождения в связь и в удаленном модеме, выходной сигнал передатчика которого поступает на вход тракта приема описываемого устройства. В блоке КННП 41 (так же как и в кодере передатчика) осуществляется кодирование q-битных кодовых комбинаций (где 2^q - кратность используемой фазовой модуляции), сформированных из настроечной последовательности, фазовым сдвигом Δφ_нпi в соответствии с манипуляционным кодом (в отличие от кодера результатом кодирования здесь является значение самого фазового сдвига, а не значения синфазной и квадратурной координат вектора, образующего такой сдвиг с осью абсцисс). Кроме того, в блоке 41 производится накопление N_T фазовых сдвигов Δφ_нni[n], передаваемых в n-м OFDM-такте. Совокупность этих величин в качестве выходного сигнала КННП 41 и подается на второй вход КБ 38.

На третий (управляющий) вход КБ 38 с первого выхода блока управления БУ 39 поступает сигнал, изображенный на строке к временной диаграммы фиг.26. Положительный фронт этого сигнала формируется в БУ после накопления заранее заданного N_nn числа импульсов с частотой ƒ_S, поступивших на его второй вход, после поступления на четвертый вход с четвертого выхода БВОС единичного уровня, свидетельствующего о том, что первоначальное установление посимвольной синхронизации завершено. Значение N_пп определяется исходя из максимально возможной длительности переходного процесса цифровой ФАП 1-го порядка, реализованной на основе тракта выравнивания фазы в блоке БГСВА 30. В результате в режиме вхождения в связь (уровень «0» на третьем входе коммутационного блока 38) к выходу КБ 38 (а следовательно, и к первому входу блока оценки значений символов и эталонной фазы БОЗС 31) оказывается подключенным выход блока 41, а в режиме передачи данных - выход блока 37.

По своему назначению и выполнению блок определения значений символов 31 полностью аналогичен одноименному блоку 21 в схеме устройства-прототипа. Он включает в себя N_т параллельно включенных идентичных узлов, каждый из которых имеет функциональную схему, показанную на фиг.24. Подробное изложение принципов функционирования и взаимодействия входящих в ее состав узлов (УОЗС - узел оценки значений символов, ВЗЭФ - вычислитель значений эталонной фазы и регистра Рг) дано при описании устройства-прототипа, поэтому здесь отметим лишь некоторые особенности использования данной схемы в предполагаемом устройстве. Подключение к первому входу блока 31 (а следовательно и ко входу 1_i i-го узла этого блока, изображенного на фиг.24) в режиме вхождения в связь сформированных в блоке 41 «безошибочных» фазовых сдвигов Δφ_нni[n] позволяет обеспечить вхождение в синхронизм цифровых систем фазовой автоподстройки ЦСФАП I порядка, реализуемых в виде трактов выравнивания фазы в блоке 30. Действительно, пока эти ЦСФАП находятся в переходном режиме (то есть пока сигналы на входах комплексного сумматора КСМ узлов БГСВА_i на фиг.37 не сформированы), выходной сигнал этих узлов φ_oi[n] является малоинформативным и в конечном итоге не позволяет выработать в блоке 31 правильную оценку эталонной фазы φ_этi[n], подаваемую на третий вход блока 30 и необходимую для его корректного функционирования. Использование в этом случае сформированных описанным образом величин Δφ_нni[n], при условия одновременной передачи удаленным модемом сигнала, соответствующего той же настроечной последовательности, решает данную проблему. В режиме же передачи данных сигнал φ_oi[n] с большей достоверностью, чем в прототипе, обеспечивает оценку принятых символов, подаваемую на выход блока 31, являющийся выходом модема.

Изображенный на фиг.24 выход 3_i г-го узла, входящего в состав БОЗС (совокупность этих выходов в прототипе образовывала выход 3 БОЗС), в блоке 31 предложенного устройства не используется, поскольку необходимость в информации, представленной на этом выходе при взаимодействии блока 31 с другими блоками устройства, отсутствует.

Тактирование записи в регистр Рг вычисленного в ВЗЭФ (фиг.24) и подаваемого на выход 2 (а следовательно, и на выход 2 БОЗС 31) значения эталонной фазы φ_этi осуществляется поступающими на вход 2 БОЗС 31 с выхода 3 БОЧ 12 короткими единичными импульсами с частотой ƒ_S, показанными на строке 3 временной диаграммы фиг.26.

Как уже отмечалось при анализе свойств прототипа, одним из существенных мешающих факторов при передаче данных по радиоканалам является мощная узкополосная сосредоточенная по спектру помеха, попадающая в полосу частот одного из параллельных подканалов системы с OFDM. Эта помеха не только не позволяет принять информацию в данном подканале, но и вследствие неизбежных погрешностей синхронизации существенно ухудшает условия приема в других подканалах и тем самым приводит к значительному ухудшению помехоустойчивости. В предлагаемом устройстве предусмотрены меры по снижению мешающего влияния этой помехи, которые заключаются в следующем. Как видно из схемы фиг.25, сигнал с выхода 2 блока БПФ 29 поступает также и на вход блока вычисления и анализа дисперсии мощности тонов БВДМТ 40. В этом блоке осуществляется оценка дисперсии мощности i-го тона D_Pi вычисляемая на некотором интервале времени T₀=N₀T_S(Т_S=1/ƒ_S - длительность OFDM-символа) по формулам:

где - i-й отсчет ДПФ (комплексное число), вычисленный в блоке ДПФ 29 в n-м после начала накопления суммы (24) или (25) OFDM-такте;

- мощность величины ;

* - знак комплексного сопряжения;

- оценка математического ожидания величины .

Очевидно, что вычислению D_Pi, по формуле (24) предшествует вычисление по формуле (25).

После вычисления каждого значения D_Pi, , (N - размер ДПФ) в блоке 40 осуществляется проверка выполнения условия D_Pi<D_доп, где D_доп - некоторая заранее определенное допустимое значение величин D_Pi,. (Отметим, что при практической реализации удобнее вычислять величину N₀D_Pi и проверить выполнение условия N₀D_Pi<D_доп, т.к. при этом в формуле (24) отпадает необходимость деления на N₀). Невыполнение данного условия означает, что среднее отклонение мощности i-го тона от ее среднего значения превышает установленное на основе предварительных исследований допустимое значение. Это и говорит о наличие в i-ом подканале сосредоточенной по спектру помехи. Номер i этого подканала фиксируется и выдается на выход БВДМТ 40 (при отсутствии такого подканала на выходе этого блока присутствует "0"). Выходной сигнал блока 40 подается на вход 3 описанного выше блока режекторных фильтров 15, структурная схема которого показана на фиг.27. Этим сигналом управляется коммутатор Км (фиг.27), пропускающий на выход сигнал i-го режекторного фильтра РФ_i. При этом участок спектра входного сигнала в полосе частот i-го подканала оказывается подавленным и влияние сосредоточенной по спектру помехи на другие подканалы устраняется. Возникающая в данном случае потеря информации, передаваемой по i-му каналу, компенсируется используемым в блоке 30 (фиг.25) алгоритмом выделения информативной фазы φ_0i[n] по суммарному сигналу, кроме того ошибки малой кратности могут быть исправлены в декодере канала (подключаемого к выходу модема) на основе помехоустойчивого кодирования.

Таким образом, введенная совокупность новых узлов и связей позволяет получить технический результат - повышение помехоустойчивости модема, обусловленное следующими наиболее важными факторами:

1. Предложенный в данном устройстве вариант построения первоначального оценивателя частотного сдвига в канале (совокупность блоков 39-44) при эквивалентных реализационных затратах позволяет обеспечить более высокую точность оценки значения частотного сдвига. Это снижает требования к полосе захвата системы слежения за частотным сдвигом в рабочем режиме и позволяет использовать в этом качестве предложенную цифровую систему фазовой синхронизации 3-го порядка, обеспечивающую возможность слежения за флуктуациями частотного сдвига и тем самым повышающую помехоустойчивость модема.

2. В предложенном варианте построения системы посимвольной синхронизации (как в режиме вхождения в связь, так и в рабочем режиме) и системы слежения за частотным сдвигом в рабочем режиме информация о значениях синхропараметров получается на основе анализа не одного отсчета, а накапливаемой суммы соответствующим образом обработанных отсчетов, что приводит к уменьшению влияния шума канала (за счет его усреднения) и в конечном итоге повышает помехоустойчивость модема.

3. Устранение остаточной рассинхронизации при принятии решений о значении принятых символов производится не за счет использования усредненного по всем подканалам значения фазовой ошибки (не совпадающего с истинным фазовым сдвигом в каждом отдельном подканале), а осуществляется путем выявления и отслеживания с помощью системы фазовой автоподстройки рассогласования фазы в каждом подканале. Это позволяет реализовать в предложенном модеме принцип разнесенного приема, основанный на сложении предварительно сфазированных сигналов, переданных по разным подканалам, и тем самым повысить помехоустойчивость модема.

4. В модеме предложено техническое решение, позволяющее устранить мешающее влияние сосредоточенной по спектру помехи, попадающей в полосу частот одного из параллельных подканалов, на сигналы, передаваемые по остальным подканалам, и тем самым повысить помехоустойчивость модема.

ИСТОЧНИКИ ИНФОРМАЦИИ

[1] Д.Д.Кловский, Б.И.Николаев. Инженерная реализация радиотехнических схем. М., «Связь», 1976, гл. 5, стр.136-193.

[2] Егоров В.В., Мингалев А.Н. Последовательные KB модемы с адаптивной коррекцией. Доклады 7-й Международной конференции и выставки «Цифровая обработка сигналов и ее применение». М.,2005 г.

[3] Егоров В.В., Мингалев А.Н. Установление связи и выбор структуры корректирующего фильтра при последовательной передаче сообщений по KB радиоканалам. Доклады 8-й Международной конференции и выставки «Цифровая обработка сигналов и ее применение». М., 2006 г.

[4] Забиров Д.П., В.Л. Хазан. Высокоскоростной модем для магистральных KB радиолиний. Техника радиосвязи/Омский НИИ приборостроения. - 2004 - Вып.9. - с.20-26/.

[5] М.С.Gill. Coded-Waveform Design for High Speed Data Transfer over High Frequency Radio Channels. §3.4, ррЗ3-44. PhD thesis, Institute for Telecommunications Research School of Electronic Engineering University of South Australia, 1998. http://www.itr.unisa.edu.au/research/pubs/thesis/mcg.pdf.

[6] Б. Скляр. Цифровая связь. Москва - Санкт-Петербург - Киев. Издательский дом «Вильяме», 2003 г., §4.6.1-4.6.3, стр.231-236.

[7] Дж.Прокис. Цифровая связь. М. Радио и связь. 2000. §12.2.2, с.593-596.

Изобретение относится к технике электросвязи и может быть использовано в системах передачи данных по КБ и УКВ радиоканалам. Технический результат заключается в повышении помехоустойчивости устройства, в том числе и путем устранения влияния сосредоточенной по спектру помехи, попадающей в полосу частот одного из параллельных подканалов, на остальные подканалы. Технический результат достигается за счет использования в многочастотном модеме с дифференциальной многократной фазовой модуляцией и квадратурной реализацией модулятора и демодулятора процедур первоначальной оценки вносимого каналом частотного сдвига на основе пилот-сигнала; установления посимвольной синхронизации и слежения за положением посимвольной синхронизации и частотным сдвигом с применением рабочего сигнала. 38 ил.

Радиомодем, включающий первый, второй, третий и четвертый коммутаторы, кодер, буферный накопитель, блок вычисления обратного дискретного преобразования Фурье, блок добавления защитного интервала, преобразователь числового массива во временную последовательность, формирующий фильтр, блок согласования, генератор настроечной последовательности, блок опорных частот, входной блок, блок автоматической регулировки усиления, буферный запоминающий блок, блок дискретного преобразования Фурье, блок вычислителей информативного приращения фазы, блок оценки значений символов и эталонной фазы и блок управления, причем первый вход первого коммутатора подключен ко входу передатчика модема, второй вход первого коммутатора соединен с выходом генератора настроечной последовательности, третий вход первого коммутатора связан с первым выходом блока управления, а выход первого коммутатора подключен ко входу кодера, выход которого соединен со входом буферного накопителя; выход блока вычисления обратного дискретного преобразования Фурье связан со входом блока добавления защитного интервала; выход блока добавления защитного интервала подключен к первому входу преобразователя числового массива во временную последовательность, второй вход которого объединен с вторым входом формирующего фильтра, вторым входом входного блока и четвертым входом буферного запоминающего блока и подключен к первому выходу блока опорных частот, выход преобразователя числового массива во временную последовательность связан с первым входом формирующего фильтра; выход блока согласования соединен с выходом передатчика модема, второй вход третьего коммутатора подключен к пятому выходу блока управления и ко второму входу блока дискретного преобразования Фурье, третий вход третьего коммутатора связан с первым выходом блока дискретного преобразования Фурье, выход третьего коммутатора соединен со вторым входом буферного запоминающего блока, первый вход которого подключен к выходу второго коммутатора, третий выход блока опорных частот подключен ко второму входу блока оценки значений символов и эталонной фазы; первый вход входного блока связан со входом приемника модема; второй выход блока управления соединен с третьим входом буферного запоминающего блока; а третий выход - с третьим входом четвертого коммутатора, третий вход блока дискретного преобразования Фурье связан с первым выходом буферного запоминающего блока; второй вход блока вычислителей информативного приращения фазы соединен со вторым выходом блока оценки значений символов и эталонной фазы, первый выход которого является выходом приемника модема, отличающийся тем, что в него введены блок распределения и формирования кадров с внесением избыточности, первый и второй сумматоры, генератор пилот-сигнала, блок режекторных фильтров, узкополосный полосовой фильтр, первый и второй преобразователи частоты с комплексным выходом, блок накапливающих сумматоров, дециматор, блок накопления отсчетов и вычисления дискретного преобразования Фурье, анализатор частотного сдвига, фильтр, блок группирования, синхронизации и вычисления аргумента, формирователь частоты переноса спектра сигнала, блок вычисления и обработки синхросуммы, регистр адреса, фазовый дискриминатор посимвольной синхронизации, блок вычисления дисперсии мощности тонов, коммутационный блок и кодер-накопитель настроечной последовательности, причем выход буферного накопителя подключен ко входу блока распределения и формирования кадров с внесением избыточности, выход которого соединен со входом блока вычисления обратного дискретного преобразования Фурье, первый выход блока опорных частот дополнительно подключен ко входу генератора пилот-сигнала, первому входу блока управления, ко вторым входам обоих преобразователей частоты с комплексным выходом, узкополосного полосового фильтра, блока режекторных фильтров и фильтра, третьему входу формирователя частоты переноса спектра сигнала, выход формирующего фильтра подключен к первому входу первого сумматора, выход которого подключен ко входу блока согласования, а второй вход объединен с третьим входом первого преобразователя частоты с комплексным выходом и подключен к первому выходу генератора пилот-сигнала, второй выход блока опорных частот подключен к вторым входам блока накапливающих сумматоров, дециматора, блока накопления отсчетов и вычисления дискретного преобразования Фурье и анализатора частотного сдвига, третий выход блока опорных частот соединен со вторыми входами формирователя частоты переноса спектра сигнала, регистра адреса, блока управления и четвертым входом блока группирования, синхронизации и вычисления аргумента, второй выход генератора пилот-сигнала связан с четвертым входом первого преобразователя частоты с комплексным выходом, выход входного блока подключен к первому входу блока режекторных фильтров, третий вход которого соединен с выходом блока вычисления дисперсии мощности тонов, выход блока режекторных фильтров связан со входом блока автоматической регулировки усиления, выход блока автоматической регулировки усиления подключен к первым входам узкополосного полосового фильтра и фильтра, выход узкополосного полосового фильтра соединен с первым входом первого преобразователя частоты с комплексным выходом, выход которого связан с первым входом блока накапливающих сумматоров, выход блока накапливающих сумматоров подключен к первому входу дециматора, выход дециматора соединен с первым входом узла накопления отсчетов и вычисления дискретного преобразования Фурье, первый выход которого связан с первым входом анализатора частотного сдвига, второй выход блока накопления отсчетов и вычисления дискретного преобразования Фурье подключен к третьему входу анализатора частотного сдвига, первый выход анализатора частотного сдвига соединен с четвертым входом формирователя частоты переноса спектра сигнала, а второй - с третьим входом блока управления, выход фильтра связан с первым входом второго преобразователя частоты с комплексным выходом, третий и четвертый входы которого подключены соответственно к первому и второму выходам формирователя частоты переноса спектра, выход второго преобразователя частоты с комплексным выходом соединен с первым входом второго коммутатора, второй вход которого связан с шестым выходом блока управления, первый выход буферного запоминающего блока связан с первым входом узла вычисления и обработки синхросуммы, второй выход буферного запоминающего блока подключен ко второму входу блока вычисления и обработки синхросуммы, первый вход третьего коммутатора соединен с первым выходом блока вычисления и обработки синхросуммы, первый вход четвертого коммутатора соединен с третьим выходом блока вычисления и обработки синхросуммы, второй вход четвертого коммутатора связан с выходом второго сумматора, третий вход блока вычисления и обработки синхросуммы соединен с пятым входом формирователя частоты переноса спектра сигнала и подключен к третьему выходу блока управления, выход четвертого коммутатора соединен с первым входом регистра адреса, первый вход блока дискретного преобразования Фурье связан со вторыми входами второго сумматора, фазового дискриминатора посимвольной синхронизации и четвертым входом блока вычисления и обработки синхросуммы и подключен к выходу регистра адреса, второй выход блока дискретного преобразования Фурье подключен к первому входу блока группирования, синхронизации и вычисления аргумента и входу блока вычисления дисперсии мощности тонов, третий выход блока дискретного преобразования Фурье соединен с пятым входом блока вычисления и обработки синхросуммы, второй вход блока группирования, синхронизации и вычисления аргумента объединен с первым входом формирователя частоты переноса спектра сигнала и подключен к пятому выходу блока вычисления и обработки синхросуммы, третий вход блока группирования, синхронизации и вычисления аргумента подключен ко второму выходу блока оценки значений символов и эталонной фазы, выход блока группирования, синхронизации и вычисления аргумента соединен с первым входом блока вычислителей информативного приращения фазы, первый вход блока оценки значений символов и эталонной фазы связан с выходом коммутационного блока, второй выход блока вычисления и обработки синхросуммы подключен к первому входу фазового дискриминатора посимвольной синхронизации, четвертый выход блока вычисления и обработки синхросуммы соединен с четвертым входом блока управления, первый вход второго сумматора связан с выходом фазового дискриминатора посимвольной синхронизации, выход блока вычислителей информативного приращения фазы соединен с первым входом коммутационного блока, второй вход которого связан с выходом кодера-накопителя настроечной последовательности, а третий вход подключен к первому выходу блока управления, вход кодера-накопителя настроечной последовательности соединен с выходом генератора настроечной последовательности.