Устройство для моделирования процесса выбора изделия Российский патент 2022 года по МПК G06F17/10 H03K19/20 

Изобретение относится к области вычислительной техники. Техническим результатом является расширение функциональных возможностей устройства за счет выбора наилучшего варианта изделия по заданным потребителем критериям.

Сущность рассматриваемой задачи заключается в следующем. Имеется m однотипных изделий с известными n характеристиками q_j (j=1…n) и их эталонными значениями q_0j. Эталонные значения q_0j j-го качества изделия различаются по следующему признаку: j-е качество для потребителя тем лучше, чем: а) больше значение параметра q_j или б) меньше значение параметра q_j. Известны также весовые коэффициенты важности для конкретного потребителя α_j (j=1…n) j-й характеристики изделия. Тогда показатель конкурентоспособности каждого изделия по отношению к выбранному эталону по j-му качеству определяется как Q_j=q_j/q_0j, если для j-го качества лучшим является большее значение, и Q_j=q_0j/q_j, если для j-го качества лучшим является меньшее значение, а для всех изделий эти показатели будут описываться матрицей Q_m*n.

Интегральный показатель конкурентноспособности i-го изделия (i=1…m) должен учитывать цену изделия G, (i=1…m) и имеет вид:

Выбор потребителя в этом случае сводится к максимизации интегрального показателя конкурентоспособности, т.е. потребитель предпочтет изделие, имеющий

Значение q_0j представлено к значащими разрядами плюс один разряд признака, значение которого 0 или 1. Признак имеет значение 0, если для потребителя лучшим является большее значение q_j и значение признака равно 1, если для потребителя лучшим является меньшее значение q_j.

Наиболее близким по технической сущности является устройство [1], содержащее матрицу m*n первых регистров (1_ij) (i=1…m, j=1…n), по числу строк матрицы вторые регистры (6_i) (i=1…m), по числу строк матрицы сумматоры (8_i) (i=1…m), по числу строк матрицы блоки первых элементов И (7_i) (i=1…m), по числу столбцов матрицы третьи регистры (4_j) (j=1…n), четвертые регистры (5_j) (j=1…n), матрица m*n первых блоков деления (2_ij) (i=1…m, j=1…n), матрица блоков умножения (3_ij) (i=1…m, j=1…n), блок первых элементов ИЛИ (9), блок выбора максимального кода (10), дешифратор (11), первый элемент задержки (12), второй элемент задержки (13), третий элемент задержки (14), четвертый элемент задержки (15), пятый элемент задержки (17), вторые блоки деления (18_i) (i=1…m), пятые регистры (19_i) (i=1…m), триггер (16), выход которого является выходом (28) устройства, а вход подсоединен к выходу четвертого элемента задержки (15), пусковой вход (27) подсоединен к входу первого элемента задержки (12) и к управляющим входам первых блоков деления (2_ij) (i=1…m, j=1…n), выход первого элемента задержки (12) подсоединен к входу второго элемента задержки (13) и к управляющим входам блоков умножения 3_ij (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного блока деления (2_ij) (i=1…m, j=1…n), а третий вход - к выходу одноименного третьего регистра (4_j) (j=1…n), выход второго элемента задержки (13) подсоединен к входу третьего элемента задержки (14) и к управляющим входам сумматоров (8_i) (i=1…m), вторые входы которых подсоединены к выходам одноименных блоков умножения (3_ij) (i=1…m, j=1…n), вход пятого элемента задержки (17) подсоединен к выходу третьего элемента задержки (14), а выход подсоединен к входу четвертого элемента задержки (15) и к управляющему входу блока выбора максимального кода (10), выход пятого регистра (19_i) (i=1…m) подсоединен к первому входу второго блока деления (18_i) (i=1…m), второй вход которого подсоединен к выходу сумматора (8_i) (i=1…m), а выход подсоединен к одноименному входу блока выбора максимального кода (10), выход третьего элемента задержки (14) подсоединен к управляющему входу второго блока деления (18_i) (i=1…m), первый выход блока выбора максимального кода (10) является выходом 30 устройства, а второй выход подсоединен к входу дешифратора (11), выходы которого подсоединены к одноименным управляющим входам блоков элементов И (7_i) (i=1…m), вторые входы которых подсоединены к выходам вторых регистров (6_i) (i=1…m), а выходы подсоединены к одноименным входам блока первых элементов ИЛИ (9), выход которого является выходом (29) устройства.

Недостатком данного устройства является невозможность учета характера изменения значения параметров качества изделия.

Цель изобретения - расширение функциональных возможностей устройства за счет более полного учета характеристик изделия.

Задача изобретения - создать устройство, обеспечивающее моделирование выбора наилучшего варианта изделия по заданным потребителем критериям.

Работа устройства основана на преобразовании исходных данных о наборе изделий и выборе из них предпочтительного.

Это решение достигается тем, что устройство для моделирования процесса выбора изделия, содержащее матрицу m*n первых регистров (1_ij) (i=1…m, j=1…n), по числу строк матрицы вторые регистры (6_i) (i=1…m), по числу строк матрицы сумматоры (8_i) (i=1…m), по числу строк матрицы блоки первых элементов И (7_i) (i=1…m), по числу столбцов матрицы третьи регистры (4_j) (j=1…n), четвертые регистры (5_j) (j=1…n), матрица m*n первых блоков деления (2_ij) (i=1…m, j=1…n), матрица блоков умножения (3_ij) (i=1…m, j=1… n), блок первых элементов ИЛИ (9), блок выбора максимального кода (10), дешифратор (11), первый элемент задержки (12), второй элемент задержки (13), третий элемент задержки (14), четвертый элемент задержки (15), пятый элемент задержки (17), вторые блоки деления (18_i) (i=1…m), пятые регистры (19_i) (i=1…m), триггер (16), выход которого является выходом (28) устройства, а вход подсоединен к выходу четвертого элемента задержки (15), пусковой вход (27) подсоединен к входу первого элемента задержки (12) и к управляющим входам первых блоков деления (2_ij) (i=1…m, j=1…n), выход первого элемента задержки (12) подсоединен к входу второго элемента задержки (13) и к управляющим входам блоков умножения 3_ij (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного блока деления (2_ij) (i=1…m, j=1…n), а третий вход - к выходу одноименного третьего регистра (4_j) (j=1…n), выход второго элемента задержки (13) подсоединен к входу третьего элемента задержки (14) и к управляющим входам сумматоров (8_i) (i=1…m), вторые входы которых подсоединены к выходам одноименных блоков умножения (3_ij) (i=1…m, j=1…n), вход пятого элемента задержки (17) подсоединен к выходу третьего элемента задержки (14), а выход подсоединен к входу четвертого элемента задержки (15) и к управляющему входу блока выбора максимального кода (10), выход пятого регистра (19_i) (i=1…m) подсоединен к первому входу второго блока деления (18_i) (i=1…m), второй вход которого подсоединен к выходу сумматора (8_i) (i=1…m), а выход подсоединен к одноименному входу блока выбора максимального кода (10), выход третьего элемента задержки (14) подсоединен к управляющему входу второго блока деления (18_i) (i=1…m), первый выход блока выбора максимального кода (10) является выходом 30 устройства, а второй выход подсоединен к входу дешифратора (11), выходы которого подсоединены к одноименным управляющим входам блоков элементов И (7_i) (i=1…m), вторые входы которых подсоединены к выходам вторых регистров (6_i) (i=1…m), а выходы подсоединены к одноименным входам блока первых элементов ИЛИ (9), выход которого является выходом (29) устройства введены блок вторых элементов И (20_ij) (i=1…m, j=1…n), блок третьих элементов И (21_ij) (i=1…m, j=1…n), инверторы (22_ij) (i=1…m, j=1…n), блок четвертых элементов И (23_ij) (i=1…m, j=1…n), блок пятых элементов И (24_ij) (i=1…m, j=1…n), блок вторых элементов ИЛИ (25_ij) (i=1…m, j=1…n), блок третьих элементов ИЛИ (26_ij) (i=1…m, j=1…n), первый выход признака регистра (5_j) (j=1…n) подсоединен к первым входам вторых элементов И (20_ij) (i=1…m, j=1…n), третьих элементов И (21_ij) (i=1…m, j=1…n) и к входам инверторов (22_ij) (i=1…m, j=1…n), выходы инверторов (22_ij) (i=1…m, j=1…n) подсоединены к первым входам четвертых элементов И (23_ij) (i=1…m, j=1…n) и пятых элементов И (24_ij) (i=1…m, j=1…n), выходы которых подсоединены к первым входам третьих элементов ИЛИ (26_ij) (i=1…m, j=1…n), выходы вторых элементов И (20_ij) (i=1…m, j=1…n) подсоединены к вторым входам третьих элементов ИЛИ (26_ij) (i=1…m, j=1…n), выходы третьих элементов И (21_ij) (i=1…m, j=1…n) подсоединены к первым входам вторых элементов ИЛИ (25_ij) (i=1…m, j=1…n), выход каждого из которых подсоединен к первому входу первого блока деления (2_ij) (i=1…m, j=1…n), выходы четвертых элементов И (23_ij) (i=1…m, j=1…n) подсоединены к вторым входам вторых элементов ИЛИ (25_ij) (i=1…m, j=1…n), второй выход четвертого регистра (5_j) (j=1…n) подсоединен к вторым входам третьих элементов И (21_ij) (i=1…m, j=1…n) и пятых элементов И (24_ij) (i=1…m, j=1…n), выход первого регистра (1_ij) (i=1…m, j=1…n) подсоединен к вторым входам вторых элементов И (20_ij) (i=1…m, j=1…n) и четвертых элементов И (23_ij) (i=1…m, j=1…n), выход третьего элемента ИЛИ (26_ij) (i=1…m, j=1…n) подсоединен к второму входу первого блока деления (2_ij) (i=1…m, j=1…n).

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Работа устройства основана на преобразовании исходных данных о наборе изделий и выборе из них предпочтительного.

Сущность изобретения поясняется фиг. 1, на которой представлено схематичное изображение устройства для моделирования процесса выбора изделия.

Устройство в своем составе содержит: матрицу m*n регистров (1_ij) (i=1…m, j=1…n), матрицу m*n блоков деления (2_ij) (i=1…m, j=1…n), матрицу блоков умножения (3_ij) (i=1…m, j=1…n), по числу столбцов матрицы регистры (4_j) (j=1…n), регистры (5_j) (j=1…n), по числу строк матрицы регистры (6_i) (i=1…m), по числу строк матрицы блоки элементов И (7_i) (i=1…m), по числу строк матрицы сумматоры (8_i) (i=1…m), блок элементов ИЛИ (9), блок выбора максимального кода (10), дешифратор (11), элемент задержки (12), элемент задержки (13), элемент задержки (14), элемент задержки (15), триггер (16), элемент задержки (17), блоки деления (18_i) (i=1…m), регистры (19_i) (i=1…m), блок элементов И (20_ij) (i=1…m, j=1…n), блок элементов И (21_ij) (i=1…m, j=1…n), инверторы (22_ij) (i=1…m, j=1…n), блок элементов (И 23_ij) (i=1…m, j=1…n), блок элементов И (24_ij) (i=1…m, j=1…n), блок элементов ИЛИ (25_ij) (i=1…m, j=1…n), блок элементов ИЛИ (26_ij) (i=1…m, j=1…n), вход (27), выходы (28), (29), (30) устройства вместе со связями.

Устройство работает следующим образом: в исходном состоянии на регистрах (1_ij) (i=1…m, j=1…n) хранятся j-е показатели качества i-го изделия q_ij, на регистрах (4_j) хранятся весовые коэффициенты важности j-го показателя качества α_j с точки зрения потребителя изделия. На регистрах (5_j) (j=1…n) хранятся эталонные оценки j-ых показателей q_0j качества изделия. На регистрах (6_i) (i=1…m) хранятся коды анализируемых изделий q_0j. На регистрах (19_i) (i=1…m) хранятся стоимости анализируемых изделий. Триггер (17) находится в нулевом (сброшенном) состоянии, и на его выходе находится нулевой сигнал.

Работа устройства начинается после подачи сигнала ПУСК на вход (27) устройства. При значении признака в регистре (5_j) (j=1…n) равном единице значение q_0j (без признака) через открытый блок элементов И (21_ij) (i=1…m, j=1…n) и блок элементов ИЛИ (25_ij) (i=1…m, j=1…n) в качестве делимого поступает на первый вход блока деления (2_ij) (i=1…m, j=1…n). В этом случае значение q_ij с выхода регистра (1_ij) (i=1…m, j=1…n) через открытый блок элементов И (20_ij) (i=1…m, j=1…n) и блок элементов ИЛИ (26_ij) (i=1…m, j=1…n) поступает в качестве делителя на второй вход блока деления (2_ij) (i=1…m, j=1…n).

При значении признака в регистре (5_j) (j=1…n) равном нулю через инвертор (22_ij) (i=1…m, j=1…n) открывается блок элементов И (24_ij) (i=1…m, j=1…n), после чего само значение q_0j через открытый блок элементов И (24_ij) (i=1…m, j=1…n) и блок элементов ИЛИ (26_ij) (i=1…m, j=1…n) в качестве делителя поступает на второй вход блока деления (2_ij) (i=1…m, j=1…n). В этом случае значение qy с выхода регистра (1_ij) (i=1…m, j=1…n) через открытый блок элементов И (23_ij) (i=1…m, j=1…n) и блок элементов ИЛИ (25_ij) (i=1…m, j=1…n) поступает в качестве делимого на первый вход блока деления (2_ij) (i=1…m, j=1…n).

Таким образом, если для j-го качества лучшим является большее значение q_j, то значение q_j является делимым и поступает на первый вход 1 блока деления (2_ij) (i=1…m, j=1…n), а значение эталона q_0j является делителем и поступает на второй вход 2 блока деления (2_ij) (i=1…m, j=1…n), если для j-го качества лучшим является меньшее значение, то значение q_j является делителем и поступает на второй вход 2 блока деления (2_ij) (i=1…m, j=1…n), a значение эталона q_0j является делимым и поступает на первый вход 1 блока деления (2_ij) (i=1…m, j=1…n).

Элемент задержки (12) задерживает сигнал на время t₁₂, равное времени надежного последовательного срабатывания элементов (20_ij) (i=1, 2,…m, j=1, 2,…n), (21_j) (i=1, 2,…m, j=1, 2,…n), (22_ij) (i=1, 2,…m, j=1,2,…n), (23_ij) (i=1,2,…m, j=1,2,…n), (24_ij) (i=1,2,…m, j=1,2,…n), (25_ij) (i=1,2,…m, j=1,2,…n), (26_ij) (i=1,2,…m, j=1,2,…n).

Одновременно пусковой входной сигнал (27) поступает на вход элемента задержки (12), и управляющие входы блоков деления (2_ij) (i=1…m, j=1…n), на первый вход которого поступает делимое, а на второй - делитель.

Сигнал с выхода элемента задержки (12) поступает на вход элемента задержки (13) и на управляющие входы блоков умножения (3_ij) (i=1…m, j=1…n), где происходит умножение содержимого блоков деления (2_ij) (i=1…m, j=1…n) на весовой коэффициент важности α_j содержимого регистра (4_j) (j=1…n).

Результат с выхода каждого блока умножения (3_ij) (i=1…m, j=1…n) поступает на одноименный вход сумматора (8_i) (i=1…m), на управляющий вход которого поступает разрешающий сигнал с выхода элемента задержки (13), который задерживает сигнал на время t₁₃, равное времени надежного срабатывания блока умножения (3_ij) (i=1…m, j=1…n).

Коды с выхода сумматоров (8_i) (i=1…m) поступают на первые входы блоков деления (18_i) (i=1…m), на вторые входы которых в качестве делителя поступаю коды с выходов регистров (19_i) (i=1…m).

Сигнал с выхода элемента задержки (13) поступает также на вход элемента задержки (14), с выхода которого сигнал поступает на вход элемента задержки (17) и на управляющие входы блоков деления (18_i) (i=1…m). Элемент задержки (14) задерживает сигнал на время t₁₄, равное времени надежного срабатывания сумматора (8_i) (i=1…m). Элемент задержки (17) задерживает сигнал на время t₁₈, равное времени надежного срабатывания блока деления (18_i) (i=1…m).

Коды с выходов блоков деления (18_i) (i=1…m) поступают на одноименные входы блока выбора максимального кода (10), который обеспечивает выбор максимального кода из группы поступивших и его порядковый номер. На управляющий вход блока (10) поступает сигнал с выхода элемента задержки (17).

Порядковый номер максимального кода с выхода блока (10) поступает на вход дешифратора (11), выходы которого поступают на одноименные входы блоков элементов И (7_i) (i=1…m), с выходов которых коды поступают на одноименные входы блока элементов ИЛИ (9), на выходе (29) которого появляется код наилучшего изделия. На выходе (30) устройства будет значение оптимального интегрального показателя конкурентоспособности i-го изделия (i=1…m).

Одновременно сигнал с выхода элемента задержки (15), который задерживает сигнал на время t₁₉, равное времени надежного срабатывания блока (10), поступает на установочный в единичное состояние вход триггера (16), на выходе (28) которого появляется сигнал окончания работы устройства.

Предлагаемое устройство для моделирования процесса выбора изделия в составе элементов 1-29 (см. фиг. 1) может быть построено на известных стандартных микросхемах, выпускаемых отечественной промышленностью, при этом блок 10 выбора максимального кода может быть реализован по известной схеме "Устройство для определения экстремального кода", представленной в [2].

1. АС №2617564, кл. G06F 12/14, 2017.

2. АС №997028, кл. G06F 7/04, 1983.

Изобретение относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей устройства за счет выбора наилучшего варианта изделия по заданным потребителем критериям. Технический результат достигается за счет устройства для моделирования процесса выбора. Изделие содержит матрицу m*n первых регистров (1_ij) (i=1…m, j=1…n), по числу строк матрицы вторые регистры (6_i) (i=1…m), по числу строк матрицы сумматоры (8_i) (i=1…m), по числу строк матрицы блоки первых элементов И (7_i) (i=1…m), по числу столбцов матрицы третьи регистры (4_j) (j=1…n), четвертые регистры (5_j) (j=1…n), матрица m*n первых блоков деления (2_ij) (i=1…m, j=1…n), матрица блоков умножения (3_ij) (i=1…m, j=1…n), блок первых элементов ИЛИ (9), блок выбора максимального кода (10), дешифратор (11), первый элемент задержки (12), второй элемент задержки (13), третий элемент задержки (14), четвертый элемент задержки (15), пятый элемент задержки (17), вторые блоки деления (18_i) (i=1…m), пятые регистры (19_i) (i=1…m) и триггер (16). 1 ил.

Устройство для моделирования процесса выбора изделия, содержащее матрицу m*n первых регистров (1_ij) (i=1…m, j=1…n), по числу строк матрицы вторые регистры (6_i) (i=1…m), по числу строк матрицы сумматоры (8_i) (i=1…m), по числу строк матрицы блоки первых элементов И (7_i) (i=1…m), по числу столбцов матрицы третьи регистры (4_j) (j=1…n), четвертые регистры (5_j) (j=1…n), матрицу m*n первых блоков деления (2_ij) (i=1…m, j=1…n), матрицу блоков умножения (3_ij) (i=1…m, j=1…n), блок первых элементов ИЛИ (9), блок выбора максимального кода (10), дешифратор (11), первый элемент задержки (12), второй элемент задержки (13), третий элемент задержки (14), четвертый элемент задержки (15), пятый элемент задержки (17), вторые блоки деления (18_i) (i=1…m), пятые регистры (19_i) (i=1…m), триггер (16), выход которого является выходом (28) устройства, а вход подсоединен к выходу четвертого элемента задержки (15), пусковой вход (27) подсоединен к входу первого элемента задержки (12) и к управляющим входам первых блоков деления (2_ij) (i=1…m, j=1…n), выход первого элемента задержки (12) подсоединен к входу второго элемента задержки (13) и к управляющим входам блоков умножения 3_ij (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного блока деления (2_ij) (i=1…m, j=1…n), а третий вход – к выходу одноименного третьего регистра (4_j) (j=1…n), выход второго элемента задержки (13) подсоединен к входу третьего элемента задержки (14) и к управляющим входам сумматоров (8_i) (i=1…m), вторые входы которых подсоединены к выходам одноименных блоков умножения (3_ij) (i=1…m, j=1…n), вход пятого элемента задержки (17) подсоединен к выходу третьего элемента задержки (14), а выход подсоединен к входу четвертого элемента задержки (15) и к управляющему входу блока выбора максимального кода (10), выход пятого регистра (19_i) (i=1…m) подсоединен к первому входу второго блока деления (18_i) (i=1…m), второй вход которого подсоединен к выходу сумматора (8_i) (i=1…m), а выход подсоединен к одноименному входу блока выбора максимального кода (10), выход третьего элемента задержки (14) подсоединен к управляющему входу второго блока деления (18_i) (i=1…m), первый выход блока выбора максимального кода (10) является выходом 30 устройства, а второй выход подсоединен к входу дешифратора (11), выходы которого подсоединены к одноименным управляющим входам блоков элементов И (7_i) (i=1…m), вторые входы которых подсоединены к выходам вторых регистров (6_i) (i=1…m), а выходы подсоединены к одноименным входам блока первых элементов ИЛИ (9), выход которого является выходом (29) устройства, отличающееся тем, что в него введены блок вторых элементов И (20_ij) (i=1…m, j=1…n), блок третьих элементов И (21_ij) (i=1…m, j=1…n), инверторы (22_ij) (i=1…m, j=1…n), блок четвертых элементов И (23_ij) (i=1…m, j=1…n), блок пятых элементов И (24 _ij) (i=1…m, j=1…n), блок вторых элементов ИЛИ (25_ij) (i=1…m, j=1…n), блок третьих элементов ИЛИ (26_ij) (i=1…m, j=1…n), первый выход признака регистра (5_j) (j=1…n) подсоединен к первым входам вторых элементов И (20_ij) (i=1…m, j=1…n), третьих элементов И (21_ij) (i=1…m, j=1…n) и к входам инверторов (22_ij) (i=1…m, j=1…n), выходы инверторов (22_ij) (i=1…m, j=1…n) подсоединены к первым входам четвертых элементов И (23_ij) (i=1…m, j=1…n) и пятых элементов И (24 _ij) (i=1…m, j=1…n), выходы которых подсоединены к первым входам третьих элементов ИЛИ (26_ij) (i=1…m, j=1…n), выходы вторых элементов И (20_ij) (i=1…m, j=1…n) подсоединены к вторым входам третьих элементов ИЛИ (26_ij) (i=1…m, j=1…n), выходы третьих элементов И (21_ij) (i=1…m, j=1…n) подсоединены к первым входам вторых элементов ИЛИ (25_ij) (i=1…m, j=1…n), выход каждого из которых подсоединен к первому входу первого блока деления (2_ij) (i=1…m, j=1…n), выходы четвертых элементов И (23_ij) (i=1…m, j=1…n) подсоединены к вторым входам вторых элементов ИЛИ (25_ij) (i=1…m, j=1…n), второй выход четвертого регистра (5_j) (j=1…n) подсоединен к вторым входам третьих элементов И (21_ij) (i=1…m, j=1…n) и пятых элементов И (24_ij) (i=1…m, j=1…n), выход первого регистра (1_ij) (i=1…m, j=1…n) подсоединен к вторым входам вторых элементов И (20_ij) (i=1…m, j=1…n) и четвертых элементов И (23_ij) (i=1…m, j=1…n), выход третьего элемента ИЛИ (26_ij) (i=1…m, j=1…n) подсоединен к второму входу первого блока деления (2_ij) (i=1…m, j=1…n).