УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ПРОЦЕССА ВЫБОРА ТОВАРА Российский патент 2013 года по МПК G06F17/00 

Изобретение относится к области вычислительной техники и может быть использовано для получения точного решения задачи выбора товара. Цель изобретения - расширение функциональных возможностей устройства.

Устройство в своем составе содержит: матрицу регистров 1_i,j, (i=1…m, j=1…n), матрицу блоков деления 2_i,j, матрицу блоков умножения 3_i,j, по числу столбцов матрицы регистры 4_j и регистры 5_j (j=1…n), no числу строк матрицы регистры 6_i, (i=1…m), блоки элементов И 7_i, (i=1…m), сумматоры 8_i, (i=1…m), блок элементов ИЛИ 9, блок выбора максимального кода 10, дешифратор 11, элементы задержки 12, 13, 14, 15, триггер 16, вход 17, выходы 18, 19 и 20 вместе со связями.

Работа устройства основана на преобразовании исходных данных о наборе товаров и выборе из них предпочтительного.

Сущность рассматриваемой задачи заключается в следующем. Имеется m однотипных товаров с известными n характеристиками q_j (j=1…n) и их эталонные значения q_0j. Известны также весовые коэффициенты α_j, (j=1, …, n) важности товара для конкретного потребителя. Тогда показатель конкурентноспособности каждого товара по отношению к выбранному эталону по j-му качеству определяется как Q_j=q_j/q_0j, а для всех товаров эти показатели будут описываться матрицей Q_m*n.

Таким образом, можно задать K_i - интегральный показатель конкурентоспособности i-го товара, (i=1…m),

$$K_i={\displaystyle \sum _{j=1}^n{\alpha }_j{Q}_{ij}}$$

Выбор потребителя в этом случае сводится к максимизации интегрального показателя, конкурентоспособности K_i, т.е. потребитель предпочтет товар, имеющий

$$\underset{i}{\max }{K}_i$$ .

Известны устройства для подобного моделирования [1], которые позволяют определить наилучший вариант по иным критериям.

Наиболее близким по технической сущности к заявляемому устройству является устройство для моделирования [1], содержащее матрицу m*n первых регистров 1_i,j, (i=1…m, j=1…n), по числу строк матрицы вторые регистры 6_i, (i=1…m), по числу строк матрицы сумматоры 8_i, (i=1…m), по числу строк матрицы блоки элементов И 7_i, (i=1…m), no числу столбцов матрицы третьи регистры 4_j, (j=1…n), четвертые регистры 5_j, (j=1…n), выход каждого второго регистра 6_i, (i=1…m) подсоединен к первому входу блока элементов И 7_i.

Недостатком данного устройства является невозможность моделирования выбора наилучшего варианта товара по заданным потребителем критериям.

Задача изобретения - создать устройство, обеспечивающее моделирование выбора наилучшего варианта товара по заданным потребителем критериям.

Сущность изобретения состоит в том, что в устройство для моделирования процесса выбора товара, содержащее матрицу m*n первых регистров 1_i,j, (i=1…m, j=1…n), по числу строк матрицы вторые регистры 6_i, (i=1…m), по числу строк матрицы сумматоры 8_i, (i=1…m), по числу строк матрицы блоки элементов И _7i, (i=1…m), по числу столбцов матрицы третьи регистры 4_j, (j=1…n), четвертые регистры 5_j, (j=1…n), выход каждого второго регистра 6_i, (i=1…m) подсоединен к первому входу блока элементов И 7_i, введены матрица m*n блоков деления 2_i,l (i=1…m, j=1…n), матрица блоков умножения 3_i,j, (i=1…m, j=1…n), блок элементов ИЛИ 9, блок выбора максимального кода 10, дешифратор 11, первый элемент задержки 12, второй элемент задержки 13, третий элемент задержки 14, четвертый элемент задержки 15, триггер 16, выход которого является выходом 18, а вход подсоединен к выходу четвертого элемента задержки 15, пусковой вход 17 подсоединен к входу первого элемента задержки 12 и к управляющим входам блоков деления 2_i,j (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного первого регистра 1_i,j (i=1…m, j=1…n), а третий вход - к выходу одноименного четвертого регистра 5_j, (j=1…n), выход первого элемента задержки 12 подсоединен к входу второго элемента задержки 13 и к управляющим входам блоков умножения 3_i,j (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного блока деления 2_i,j (i=1…m, j=1…n), а третий вход - к выходу одноименного третьего регистра 4j, (j=1…n), выход второго элемента задержки 13 подсоединен к входу третьего элемента задержки 14 и к управляющим входам сумматоров 8_i (i=1…m), вторые входы которого подсоединены к выходам одноименных блоков умножения 3_i,j (i=1…m, j=1…n), а выходы подсоединены к одноименным входам блока выбора максимального кода 10, выход третьего элемента задержки 14 подсоединен к входу четвертого элемента задержки 15 и к управляющему входу блока выбора максимального кода 10, первый выход которого является выходом 20 устройства, а второй выход - к входу дешифратора 11, выходы которого подсоединены к одноименным управляющим входам блоков элементов И 7_i (i=1…m), выходы которых подсоединены к одноименным входам блока элементов ИЛИ 9, выход которого является выходом 19 устройства

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Новизна предлагаемого устройства заключается в том, что новое техническое устройство отличается от прототипа тем, что дополнительно в него введены матрица m*n блоков деления 2_i,j, (i=1…m, j=1…n), матрица блоков умножения 3_i,j, (i=1…m, j=1…n), блок элементов ИЛИ 9, блок выбора максимального кода 10, дешифратор 11, первый элемент задержки 12, второй элемент задержки 13, третий элемент задержки 14, четвертый элемент задержки 15, триггер 16, выход которого является выходом 18, а вход подсоединен к выходу четвертого элемента задержки 15, пусковой вход 17 подсоединен к входу первого элемента задержки 12 и к управляющим входам блоков деления 2_i,j (i=1…m, j=1…m), второй вход каждого из которых подсоединен к выходу одноименного первого регистра 1_i,j (i=1…m, j=1…n), а третий вход - к выходу одноименного четвертого регистра 5_j, (j=1…n), выход первого элемента задержки 12 подсоединен к входу второго элемента задержки 13 и к управляющим входам блоков умножения 3_i,j (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного блока деления 2_i,j (i=1…m, j=1…n), а третий вход - к выходу одноименного третьего регистра 4_j, (j=1…n), выход второго элемента задержки 13 подсоединен к входу третьего элемента задержки 14 и к управляющим входам сумматоров 8_i (i=1…m), вторые входы которого подсоединены к выходам одноименных блоков умножения 3_i,j (i=1…m, j=1…n), а выходы подсоединены к одноименным входам блока выбора максимального кода 10, выход третьего элемента задержки 14 подсоединен к входу четвертого элемента задержки 15 и к управляющему входу блока выбора максимального кода 10, первый выход которого является выходом 20 устройства, а второй выход - к входу дешифратора 11, выходы которого подсоединены к одноименным управляющим входам блоков элементов И 7_i (i=1…m), выходы которых подсоединены к одноименным входам блока элементов ИЛИ 9, выход которого является выходом 19 устройства

Изобретательский уровень достигается тем, что ввод соответствующих элементов в известный прототип вместе со связями позволяет решить новую техническую задачу, решение которой в известных компьютерах и в литературе в настоящее время не отражено. Предлагаемое устройство позволяет расширить функциональные возможности устройства.

Сущность изобретения поясняется чертежом. На чертеже представлена структурная схема предлагаемого устройства, где представлены матрица регистров 1_i,j, (i=1…m, j=1…n), матрица блоков деления 2_i,j, матрица блоков умножения 3_i,j, по числу столбцов матрицы регистры 4_j и регистры 5_j (j=1…n), по числу строк матрицы регистры 6_i, (i=1…m), блоки элементов И 7_i, (i=1…m), сумматоры 8_i, (i=1…m), блок элементов ИЛИ 9, блок выбора максимального кода 10, дешифратор 11, элементы задержки 12, 13, 14, 15, триггер 16, вход 17, выходы 18, 19 и 20 вместе со связями.

Устройство работает следующим образом.

В исходном состоянии на регистрах 1_i,j (i=1…m, j=1…n) хранятся j-ые показатели качества i-го товара, на регистрах 4_j хранятся весовые коэффициенты важности j-ого показателя качества с точки зрения потребителя товара. На регистрах 5_j (j=1…n) хранятся эталонные оценки j-ых показателей качества товара. На регистрах 6_i (i=1…m) хранятся коды анализируемых товаров. Триггер 16 находится в нулевом (сброшенном) состоянии, и на его выходе 18 находится нулевой сигнал.

Работа устройства начинается после подачи сигнала ПУСК на вход 17 устройства, после чего в блоках деления 2_i,j (i=1…m, j=1…n) происходит деление содержимого регистра 1_i,j (i=1…m, j=1…n) на содержимое регистра 5_j (j=1…n). Одновременно пусковой входной сигнал 17 поступает на вход элемента задержки 12, который задерживает сигнал на время t₁₂, равное времени надежного срабатывания блока деления 2_i,j (i=1…m, j=1…n).

Сигнал с выхода элемента задержки 12 поступает на вход элемента задержки 13 и на управляющие входы блоков умножения 3_i,j (i=1…m, j=1…n), где происходит умножение содержимого блока деления 2_i,j (i=1…m, j=1…n) назначение содержимого регистра 4_j (j=1…n).

Результат с выхода каждого блока умножения 3_i,j (i=1…m, j=1…n) поступает на одноименный вход сумматора 8_i (i=1…m), на управляющий вход которого поступает разрешающий сигнал с выхода элемента задержки 13, который задерживает сигнал на время t₁₃, равное времени надежного срабатывания блока умножения 3_i,j (i=1…m, j=1…n).

Коды с выхода сумматоров 8_i (i=1…m) поступают на одноименные входы блока выбора максимального кода 10, который обеспечивает выбор максимального кода из группы поступивших и его порядковый номер. На управляющий вход блока 10 поступает сигнал с выхода элемента задержки 14, который задерживает сигнал на время t₁₄, равное времени надежного срабатывания сумматора 8_i (i=1…m).

Порядковый номер максимального кода с выхода блока 10 поступает на вход дешифратора 11, выходы которого поступает на одноименные входы блоков элементов И 7_i (i=1…m), с выходов которых коды поступают на одноименные входы блока элементов ИЛИ 9, на выходе 19 которого появляется код наилучшего товара.

Одновременно сигнал с выхода элемента задержки 15, который задерживает сигнал на время t₁₄, равное времени надежного срабатывания блока 10, поступает на установочный в единичное состояние вход триггера 16, на выходе 18 которого появляется сигнал окончания работы устройства.

Предлагаемое устройство для моделирования процесса выбора товара в составе элементов 1-16 (см. фиг.1) может бать построено на известных стандартных микросхемах, выпускаемых отечественной промышленностью, при этом блок 10 выбора максимального кода может быть реализован по известной схеме "Устройство для определения экстремального кода", представленной в [2].

1. АС №22920081 кл. G06F 12/14, 2005.

2. AC №997028 кл. G06F 7/04, 1983.

Изобретение относится к автоматике и вычислительной технике. Техническим результатом является расширение функциональных возможностей за счет обеспечения выбора наилучшего варианта товара по заданным потребителем критериям. Устройство для моделирования процесса выбора товара, содержит матрицу m*n первых регистров, по числу строк матрицы вторые регистры, по числу строк матрицы сумматоры, по числу строк матрицы блоки элементов И, по числу столбцов матрицы третьи регистры и четвертые регистры, матрицу m*n блоков деления, матрицу блоков умножения, блок элементов ИЛИ, блок выбора максимального кода, дешифратор, четыре элемента задержки, триггер. 1 ил.

Устройство для моделирования процесса выбора товара, содержащее матрицу m·n первых регистров 1_i,j, (i=1…m, j=1…n), no числу строк матрицы вторые регистры 6_i, (i=1…m), по числу строк матрицы сумматоры 8_i, (i=1…m), по числу строк матрицы блоки элементов И 7_i, (i=1…m), no числу столбцов матрицы третьи регистры 4_j, (j=1…n), четвертые регистры 5_j, (j=1…n), выход каждого второго регистра 6_i, (i=1…m) подсоединен к первому входу блока элементов И 7_i, отличающееся тем, что в него введены матрица m·n блоков деления 2_i,j (i=1…m, j=1…n), матрица блоков умножения 3_i,j, (i=1…m, j=1…n), блок элементов ИЛИ 9, блок выбора максимального кода 10, дешифратор 11, первый элемент задержки 12, второй элемент задержки 13, третий элемент задержки 14, четвертый элемент задержки 15, триггер 16, выход которого является выходом 18, а вход подсоединен к выходу четвертого элемента задержки 15, пусковой вход 17 подсоединен к входу первого элемента задержки 12 и к управляющим входам блоков деления 2_i,j (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного первого регистра 1_i,j, (i=1…m, j=1…n), а третий вход - к выходу одноименного четвертого регистра 5_j, (j=1…n), выход первого элемента задержки 12 подсоединен к входу второго элемента задержки 13 и к управляющим входам блоков умножения 3_i,j (i=1…m, j=1…n), второй вход каждого из которых подсоединен к выходу одноименного блока деления 2_i,j (i=1…m, j=1…n), а третий вход - к выходу одноименного третьего регистра 4_j, (j=1…n), выход второго элемента задержки 13 подсоединен к входу третьего элемента задержки 14 и к управляющим входам сумматоров 8_i, (i=1…m), вторые входы которого подсоединены к выходам одноименных блоков умножения 3_i,j (i=1…m, j=1…n), а выходы подсоединены к одноименным входам блока выбора максимального кода 10, выход третьего элемента задержки 14 подсоединен к входу четвертого элемента задержки 15 и к управляющему входу блока выбора максимального кода 10, первый выход которого является выходом 20 устройства, а второй выход - к входу дешифратора 11, выходы которого подсоединены к одноименным управляющим входам блоков элементов И 7_i (i=1…m), выходы которых подсоединены к одноименным входам блока элементов ИЛИ 9, выход которого является выходом 19 устройства.