КОНВЕЙЕРНЫЙ УМНОЖИТЕЛЬ ПО МОДУЛЯМ Российский патент 2025 года по МПК G06F7/523 

Область техники, к которой относится изобретение

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах конвейерного типа, а также в устройствах цифровой обработки сигналов, в криптографических приложениях и в алгоритмах машинного обучения.

Уровень техники

Из существующего уровня техники известно устройство для умножения чисел по произвольному модулю, содержащее (m-1) сумматоров, (m-1) мультиплексоров, m ключей, (m-2) блоков сдвига, инвертор и сумматор по модулю, позволяющее выполнять умножение двух чисел по произвольному модулю [1]. Технической проблемой, которая не может быть решена при использовании данного технического решения является низкое быстродействие при умножении чисел по произвольному модулю при конвейерной обработке информации, так как умножение очередных чисел по модулю в потоке не может быть начато до тех пор, пока не завершено умножение предыдущих чисел по модулю.

Из существующего уровня техники известен умножитель по модулю, содержащий ключи, сумматоры, мультиплексоры, позволяющий выполнять приведение чисел по произвольным модулям [2]. Технической проблемой, которая не может быть решена при использовании данного технического решения при конвейерной обработке информации является низкое быстродействие при умножении чисел по произвольному модулю, так как умножение очередных чисел по модулю в потоке не может быть начато до тех пор, пока не завершено умножение по модулю предыдущих чисел.

Наиболее близким к заявленному техническому решению по технической сущности и достигаемому техническому результату, выбранному в качестве прототипа, является конвейерный умножитель по модулю, содержащий параллельные регистры, ключи, умножители на два по модулю и сумматоры по модулю, позволяющий выполнять умножение двух чисел по произвольному модулю в конвейерном режиме [3]. Технической проблемой, которая не может быть решена при использовании данного технического решения при конвейерной обработке информации является ограниченность операции умножения, которая выполняется только по единому модулю для всех пар чисел, что существенно снижает производительность устройства, так как каждая новая операция должна ожидать завершения предыдущей по тому же модулю, что приводит к узким местам в потоке данных и увеличению задержек.

Техническим результатом, обеспечиваемым приведенной совокупностью признаков, является расширение функциональных возможностей за счет обеспечения умножения каждой пары чисел по своему модулю при конвейерной обработке информации.

Раскрытие сущности изобретения

Указанный технический результат при осуществлении изобретения достигается тем, что в конвейерном умножителе по модулям содержащем n параллельных регистров, где n - разрядность обрабатываемых чисел, n ключей, (n-1) умножителей на два по модулю, (n-1) сумматоров по модулю, тактовый вход устройства, который соединен со входами подачи тактовых импульсов n параллельных регистров, первые информационные входы устройства, на которые подаётся инверсный код модуля, вторые информационные входы устройства, на которые подаётся код множителя, третьи информационные входы устройства, на которые подаётся код множимого, информационные выходы устройства, с которых снимается код произведения чисел по модулю, выход (n-1)-го сумматора по модулю соединён с информационными выходами устройства, вторые информационные входы устройства соединены с (n+1, …, 2n)-ми разрядами информационных входов первого параллельного регистра, третьи информационные входы устройства соединены с (2n+1, …, 3n)-ми разрядами информационных входов первого параллельного регистра, (3n+1)-й разряд информационных выходов (1, …, n)-го параллельных регистров соединен соответственно с управляющим входом (1, …, n)-го ключей, (3n+2, …, 4n-i+1)-е разряды информационных входов i-х параллельных регистров, i=(3, …, n-1), соединены с (3n+2, …, 4n-i+2)-ми разрядами информационных выходов (i-1)-х параллельных регистров, (3n+1, …, 4n-1)-е разряды информационных входов второго параллельного регистра соединены с (2n+2, …, 3n)-ми разрядами информационных выходов первого параллельного регистра, (n+1, …, 2n)-е разряды информационных входов i-х параллельных регистров, i=(2, …, n), соединены с информационными выходами (i-1)-х умножителей на два по модулю, (2n+1, …, 3n)-е разряды информационных входов второго параллельного регистра соединены с выходами первого ключа, а те же разряды информационных входов (3, …, n)-го параллельных регистров с выходами (1, …, n-2)-го сумматоров по модулю, (n+1, …, 2n)-е разряды информационных выходов n-го параллельного регистра соединены с информационными входами n-го ключа, (2n+1, …, 3n)-е разряды информационных выходов i-х параллельных регистров, i=(2, …, n), соединены с первыми информационными входами (i-1)-х сумматоров по модулю, вторые информационные входы которых соединены с информационными выходами i-х ключей, (n+1, …, 2n)-е разряды, i=(1, …, n-1), информационных выходов i-х параллельных регистров соединены соответственно с информационными входами (1, …, n-1)-х ключей и с первыми входами (1, …, n-1)-х умножителей на два по модулю, дополнительно увеличена на n разрядность параллельных регистров, при этом первые информационные входы устройства соединены с (1, …, n)-ми разрядами информационных входов первого параллельного регистра, те же разряды информационных выходов которого соединены с (1, …, n)-ми разрядами информационных входов второго параллельного регистра и со вторыми информационными входами первого умножителя на два по модулю, (1, …, n)-е разряды информационных выходов (i+1)-х параллельных регистров, i=(1, …, n-2), соединены соответственно со вторыми информационными входами (i+1)-х умножителей на два по модулю, с третьими информационными входами i-х сумматоров по модулю и с (1, …, n)-ми разрядами информационных входов (i+2)-х параллельных регистров, (1, …, n)-е разряды информационных выходов n-го параллельного регистра соединены с третьими информационными входами (n-1)-го сумматора по модулю.

Сущность изобретения заключается в реализации следующего способа умножения двух чисел по модулю. Пусть

C (A·B) mod P, (1)

где A и B - целые положительные числа, 0≤A, B<P, называемые соответственно множимым и множителем;

P - целое положительное число, называемое модулем;

C - целое положительное число, являющееся произведением чисел A и B, приведенным по модулю P.

Причем:

A = a_n-1·2^n-1+a_n-2·2^n-2+…+a₁·2+a₀, (2)

B = b_n-1·2^n-1+b_n-2·2^n-2+…+b₁·2+b₀, (3)

P = p_n-1·2^n-1+p_n-2·2^n-2+…+p₁·2+p₀, (4)

C = c_n-1·2^n-1+ c_n-2·2^n-2+…+c₁·2+c₀, (5)

где a_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения числа A;

b_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения числа B;

p_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения модуля P;

c_i, - коэффициенты, принимающие значение 0 или 1 в зависимости от значения произведения C;

n - количество разрядов в представлении чисел.

Задача состоит в том, чтобы по известным A и B отыскать произведение C по модулю P. Произведение чисел A и B по модулю P может быть представлено в следующем виде:

(A·B) mod P = (a_n-1·2^n-1 B +a_n-2·2^n-2 B +…+a₁·2 B +a₀·B) mod P. (6)

Учитывая, что операция приведения по модулю инвариантна к сложению и умножению, выражение (6) можно записать в виде:

(a_n-1·2^n-1·B +a_n-2·2^n-2·B +…+a₁·2·B +a₀·B) mod P = ((a_n-1·2^n-1·B) mod P + +(a_n-2·2^n-2·B) mod P +…+(a₁·2·B ) mod P +a₀·B) mod P. (7)

Выражение (7) может быть представлено как:

((a_n-1·2^n-1·B) mod P +(a_n-2·2^n-2·B) mod P +…+(a₁·2·B ) mod P +a₀·B) mod P=

=(a_n-1·(2^n-1·B) mod P +a_n-2·(2^n-2·B) mod P +…+a₁·(2·B) mod P +a₀·B) mod P=

=(a_n-1·(2^n-1·B) mod P +(a_n-2·(2^n-2·B) mod P +… +(a₁·(2·B) mod P +a₀·B) mod P)

…mod P) mod P (8)

Введем следующее обозначение:

= (2ⁱ·B) mod P, где i = (0, …, n-1). (9)

Тогда выражение (8) может быть записано в следующем виде:

(a_n-1· + a_n-2· +…+a₁· +a₀·) mod P. (10)

Очевидно, что

. (11)

В результате вычисление выражения (10) в конвейерном режиме может быть сведено к следующим вычислительным действиям.

На 1-й ступени конвейера вычисляют и t₀:

= (2·B) mod P, (12)

t ₀ = a₀·B. (13)

На 2-й ступени конвейера вычисляют , a₁· и t₁:

= (2·) mod P, (14)

t ₁ = (a₁· + t₀) mod P. (15)

На n-й ступени конвейера вычисляют значение a_n-1·, а также t_n-1:

t_{n -1} = (a_n-1·+t_n-2) mod P. (16)

Значение t_n-1 и будет являться искомым произведением (6).

Вычисление в соответствии с (9) осуществляется последовательным удвоением числа B с одновременным приведением результата по модулю P.

Описанная выше процедура определяет вычисление произведения от одной пары чисел A и B.

Рассмотрим реализацию вычисления произведений для потока чисел A_j и B_j по модулям P_j, поступающего потактово на вход конвейерного умножителя, j=1, 2, 3, …, .

Выражение (1) при этом примет следующий вид

C_j (A_j·B_j) mod P_j. (17)

Обозначим через t_i,j значение i-го частичного произведения j-й пары чисел A_j и B_j по j-му модулю P_j на i-й ступени конвейера, где i =1, 2, … , n - номер ступени конвейера, j=1, 2, 3, …, - номер такта работы устройства. Тогда

t_{i , j} = (a_i-1,j·t_i-1,j) mod P_j, (18)

где a_i-1,j - коэффициенты в выражении (2) для A_j числа,

= (2ⁱ·B_j) mod P_j, (19)

t _{0, j} = a_0,j·B_j. (20)

Очевидно, что

. (21)

В результате вычисление выражения (10) в конвейерном режиме для пар чисел A_j и B_j по модулю P_j может быть сведено к следующим вычислительным действиям.

На первом такте работы устройства на 1-й ступени конвейера в соответствии с (19), (20) и (21) для пар чисел A₁ и B₁ и модуля P₁ вычисляют и t_0,1:

= (2·) mod P₁, (22)

t _0,1 = a_0,1·. (23)

На втором такте работы устройства на 1-й ступени конвейера в соответствии с (19), (20) и (21) для пар чисел A₂ и B₂ модуля P₂ вычисляют и t_0,2:

= (2·) mod P₂, (24)

t _0,2 = a_0,2·. (25)

На j-м такте работы устройства на 1-й ступени конвейера в соответствии с (19), (20) и (21) для пар чисел A_j и B_j и модуля P_j вычисляют и t_0,j:

= (2·) mod P_j, (26)

t _{0, j} = a_0,j·. (27)

На втором такте работы устройства на 2-й ступени конвейера в соответствии с (18) и (19) для пар чисел A₁ и B₁ и модуля P₁ вычисляют a_1,1·, и t_1,1:

= (2·) mod P₁, (28)

t _1,1 = (a_1,1· t_0,1) mod P₁. (29)

На третьем такте работы устройства на 2-й ступени конвейера в соответствии с (18) и (19) для пар чисел A₂ и B₂ и модуля P₂ вычисляют a_1,2·, и t_1,2:

= (2·) mod P₂, (30)

t _1,2 = (a_1,2· t_0,2) mod P₂. (31)

На j-м такте работы устройства на 2-й ступени конвейера в соответствии с (18) и (19) для пар чисел A_j и B_j и модуля P_j вычисляют a_{1, j}·, и t_1,j:

= (2·) mod P_j, (32)

t_1,j = (a_{1, j}· t_{0, j}) mod P_j. (33)

На n-ом такте работы устройства на n-й ступени конвейера в соответствии с (18) для пар чисел A₁ и B₁ и модуля P₁ вычисляют a_n-1,1· и t_1,1:

t_{n- 1,1} = (a_n-1,1· t_n-2,1) mod P₁. (34)

Значение t_n-1,1 и будет являться искомым произведением C₁≡(A₁·B₁) mod P₁.

На (n+1)-ом такте работы устройства на n-й ступени конвейера в соответствии с (18) для пар чисел A₂ и B₂ и модуля P₂ вычисляют a_n-1,2· и t_1,2:

t_{n- 1,2} = (a_n-1,2· t_n-2,2) mod P₂. (35)

Значение t _n-2,2 и будет являться искомым произведением C₂≡(A₂·B₂) mod P₂.

На (n+j)-ом такте работы устройства на n-й ступени конвейера в соответствии с (18) для пар чисел A_j и B_j и модуля P_j вычисляют a_{n-1, j}· и t_{1, j}:

t_{n- 1, j} = (a_{n-1, j}· t_{n-2, j}) mod P_j. (36)

Значение t_{n-2, j} и будет являться искомым произведением C_j≡(A_j·B_j) mod P_j.

Краткое описание чертежей

Сущность изобретения поясняется чертежами.

На фиг. 1 представлена схема конвейерного умножителя по модулю. Конвейерный умножитель по модулям содержит n параллельных регистров 1.1 ÷ 1.n, где n - разрядность обрабатываемых чисел, n ключей 2.1 ÷ 2.n, (n-1) умножителей на два по модулю 3.1 ÷ 3.n-1, (n-1) сумматоров по модулю 4.1 ÷ 4.n-1, первые информационные входы устройства 5, на которые подаётся код инверсный код модуля, вторые информационные входы устройства 6, на которые подаётся код множителя, третьи информационные входы устройства 7, на которые подаётся код множимого, тактовый вход устройства 8, который соединен со входами подачи тактовых импульсов n параллельных регистров 1.1 ÷ 1.n, информационные выходы устройства 9, с которых снимается код произведения чисел по модулю, выход (n-1)-го сумматора по модулю 4.n-1 соединён с информационными выходами устройства 9, первые информационные входы устройства 5 соединены с (1, …, n)-ми разрядами информационных входов первого параллельного регистра 1.1, те же разряды информационных выходов которого соединены с (1, …, n)-ми разрядами информационных входов второго параллельного регистра 1.2 и со вторыми информационными входами первого умножителя на два по модулю 3.1, вторые информационные входы устройства 6 соединены с (n+1, …, 2n)-ми разрядами информационных входов первого параллельного регистра 1.1, третьи информационные входы устройства 7 соединены с (2n+1, …, 3n)-ми разрядами информационных входов первого параллельного регистра 1.1, (3n+1)-й разряд информационных выходов (1, …, n)-х параллельных регистров 1.1 ÷ 1.n соединен соответственно с управляющим входом (1, …, n)-х ключей 2.1 ÷ 2.n, (3n+2, …, 4n-i+1)-е разряды информационных входов i-х параллельных регистров 1.i, i=(3, …, n-1), соединены с (3n+2, …, 4n-i+2)-ми разрядами информационных выходов (i-1)-х параллельных регистров 1.i-1, (3n+1, …, 4n-1)-е разряды информационных входов второго параллельного регистра 1.2 соединены с (2n+2, …, 3n)-ми разрядами информационных выходов первого параллельного регистра 1.1, (n+1, …, 2n)-е разряды информационных входов i-х параллельных регистров 1.i, i=(2, …, n), соединены с информационными выходами (i-1)-х умножителей на два по модулю 3.i-1, (2n+1, …, 3n)-е разряды информационных входов второго параллельного регистра 1.2 соединены с выходами первого ключа 2.1, а те же разряды информационных входов (3, …, n)-го параллельных регистров 1.i с выходами (1, …, n-2)-го сумматоров по модулю 4.i, (n+1, …, 2n)-е разряды информационных выходов n-го параллельного регистра 1.n соединены с информационными входами n-го ключа 2.n, (2n+1, …, 3n)-е разряды информационных выходов i-х параллельных регистров 1.i, i=(2, …, n), соединены с первыми информационными входами (i-1)-х сумматоров по модулю 4.i-1, вторые информационные входы которых соединены с информационными выходами i-х ключей 2.i, (n+1, …, 2n)-е разряды, i=(1, …, n-1), информационных выходов i-х параллельных регистров 1.i соединены соответственно с информационными входами (1, …, n-1)-х ключей 2.i и с первыми входами (1, …, n-1)-х умножителей на два по модулю 3.i, (1, …, n)-е разряды информационных выходов (i+1)-х параллельных регистров 1.i+1, i=(1, …, n-2), соединены соответственно со вторыми информационными входами (i+1)-х умножителей на два по модулю 3.i+1, с третьими информационными входами i-х сумматоров по модулю 4.i и с (1, …, n)-ми разрядами информационных входов (i+2)-х параллельных регистров 1.i+2, (1, …, n)-е разряды информационных выходов n-го параллельного регистра 1.n соединены с третьими информационными входами (n-1)-го сумматора по модулю 4.n-1.

На фиг. 2 представлено распределение разрядности параллельных регистров 1.1 ÷ 1.n устройства. Первый параллельный регистр 1.1 имеет разрядность 3n, равную сумме разрядности входных чисел A, B и P. В разряды с 1-го по n-й первого параллельного регистра 1.1 записываются числа P_j, в разряды с (n+1)-го по 2n-й записываются числа B_j, а в разряды с (2n+1)-го по 3n-й записываются числа A_j. Параллельные регистры 1.i, где i = (2, …, n) - номер ступени конвейера, имеют разрядность равную (4n-i+1). В разряды с 3n+1-го по (4n-i+1)-й i-го параллельного регистра 1.i записываются значения разрядов числа A, причем количество этих разрядов уменьшается на каждой последующей ступени конвейера на один со стороны младших, в разряды с (n+1)-го по 2n-й записываются соответствующие значения разрядов чисел , в разряды с (2n+1)-го по (3n)-й записываются значения разрядов чисел t_i-2, а в разряды с 1-го по n-й записываются значения чисел P_j.

Осуществление изобретения

Конвейерный вычислитель работает следующим образом (см. Фиг. 1).

В исходном состоянии параллельные регистры 1.1 ÷ 1.n-1 обнулены. На тактовый вход 9 устройства поступают тактовые импульсы. С каждым тактовым импульсом на первые информационные входы 5 устройства подаются инверсные коды модулей P_j, на вторые информационные входы 6 устройства подаются коды чисел B_j, на третьи информационные входы 7 устройства подаются коды чисел A_j. Коды C_j произведения чисел A_j и B_j по модулю P_j снимаются с информационных выходов 8 устройства.

На первом такте работы устройства коды первых трех чисел A₁, B₁ и P₁ записываются в параллельный регистр 1.1. При этом значение младшего разряда a_0,1 первого числа A₁ с выходов параллельного регистра 1.1 поступает на управляющий вход первого ключа 2.1, а оставшиеся значения (a_1,1, …, a_n-1,1) разрядов первого числа A₁ поступают на (3n+1, …, 4n-1)-е разряды информационных входов второго параллельного регистра 1.2. На информационные входы первого ключа 2.1 и на первые информационные входы первого умножителя на два по модулю 3.1 с (n+1, …, 2n)-х разрядов информационных выходов первого параллельного регистра 1.1 поступает код первого числа B₁. На вторые информационные входы первого умножителя на два по модулю 3.1 с (1, …, n)-го разрядов информационных выходов первого параллельного регистра 1.1 поступает инверсный код первого модуля P₁. В соответствии с (23) на выходе первого ключа 2.1 образуется произведение t_0,1=a_0,1·B₁, а в соответствии с (22) на выходе первого умножителя на два по модулю 3.1 образуется число = (2·B₁) mod P₁. Умножители на два по модулю 3.1 ÷ 3.n-1 могут быть реализованы в соответствии с [4].

На втором такте работы устройства в (1, …, n)-е разряды информационных входов второго параллельного регистра 1.2 записывается код инверсного модуля P₁, в (n+1, …, 2n)-е разряды записывается значение числа , в (2n+1, …, 3n)-е разряды записывается значение числа t_0,1, а в (3n+1, …, 4n-1)-е разряды записываются значения (a_1,1, …, a_n-1,1) разрядов первого числа A₁. С выхода (3n+1) разряда второго параллельного регистра 1.2 значение (a_1,1)-го разряда первого числа A₁, поступает на управляющий вход второго ключа 2.2. Значения (a_2,1, …, a_n-1,1) разрядов первого числа A₁ с (3n+2, …, 4n-1)-х разрядов информационных выходов второго параллельного регистра 1.2 поступают на (3n+1, …, 4n-2)-е разряды информационных входов третьего параллельного регистра 1.3. Инверсный код модуля P₁ c (1, …, n)-х разрядов информационных выходов второго параллельного регистра 1.2 поступает на третьи информационные входы первого сумматора по модулю 4.1, на вторые информационные входы умножителя на два по модулю 3.2 и на (1, …, n)-й разряды информационных входов третьего параллельного регистра 1.3. Значение числа с (n+1, …, 2n)-х разрядов информационных выходов второго параллельного регистра 1.2 поступает на информационные входы второго ключа 2.2 и на первые информационные входы второго умножителя на два по модулю 3.2. Значение числа t_0,1 с (2n+1, …, 3n)-х разрядов информационных выходов второго параллельного регистра 1.2 поступает на первые информационные входы первого сумматора по модулю 4.1, на вторые информационные входы которого поступает значение a_1,1·, а на информационных выходах образуется значение числа t_1,1 в соответствии с (29), которое поступает на (2n+1, …, 3n)-е разряды информационных входов третьего параллельного регистра 1.3, на (n+1, …, 2n)-е разряды которых поступает значение числа в соответствии с (28). Сумматоры по модулю 4.1 ÷ 4.n-1 могут быть реализованы согласно [5].

Также на втором такте устройства вторая тройка чисел A₂, B₂ и P₂ записываются в параллельный регистр 1.1. При этом значение младшего разряда a_0,2 второго числа A₂ с выходов параллельного регистра 1.1 поступает на управляющий вход первого ключа 2.1, а оставшиеся значения (a_1,2, …, a_n-1,2) разрядов второго числа A₂ поступают на (3n+1, …, 4n-1)-е разряды информационных входов второго параллельного регистра 1.2. На информационные входы первого ключа 2.1 и на первые информационные входы первого умножителя на два по модулю 3.1 с (n+1, …, 2n)-х разрядов информационных выходов первого параллельного регистра 1.1 поступает код второго числа B₂. В соответствии с (25) на выходе первого ключа 2.1 образуется произведение t_0,2=a_0,2·B₂, а в соответствии с (24) на выходе первого умножителя на два по модулю 3.1 образуется число = (2·B₂) mod P₂.

На следующих тактах работа устройства осуществляется аналогичным образом.

На n-ом такте работы устройства на информационных выходах 8 устройства в соответствии с (34) для чисел A₁, B₁ и P₁ будет получено значение t_n-1,1, которое и будет являться искомым произведением C₁(A₁·B₁) mod P₁.

На (n+1)-ом такте работы устройства на информационных выходах 8 устройства для чисел A₂, B₂ и P₂ в соответствии с (35) будет получено значение t_n-1,2, которое будет являться искомым произведением C₂ (A₂·B₂) mod P₂.

На (n+j)-ом такте работы устройства на информационных выходах 8 устройства для пар чисел A_j, B_j и P_j в соответствии с (36) будет получено значение t_n-1,j которое будет являться искомым произведением C_j(A_j·B_j) mod P_j.

Изобретение позволяет в конвейерном режиме для каждой пары чисел вычислять произведение по своему модулю, что расширяет его функциональные возможности и повышает эффективность при работе с потоками чисел в различных приложениях, где требуется быстрое и надежное выполнение модульных умножений.

Источники информации

1. Патент на изобретение RU 2316042 C1. МПК G06F 7/523 (2006.01), G06F 7/72 (2006.01). Устройство для умножения чисел по произвольному модулю. Опубл. 27.01.2008. Бюл. №3.

2. Патент на изобретение RU 2751802 C1. МПК G06F 7/72 (2006.01), G06F 7/523 (2006.01). Умножитель по модулю. Опубл. 19.07.2021. Бюл. №20.

3. Патент на изобретение RU 2797164 C1. G06F 7/523 (2006.01). Конвейерный умножитель по модулю. Опубл. 31.05.2023. Бюл. №16.

4. Патент на изобретение RU 2015537 C1. МПК G06F 7/49. Умножитель на два по модулю. Опубл. 30.06.1994. Бюл. №12.

5. Патент на изобретение RU 2032934 C1. МПК G06F 7/49 (1995.01). Сумматор по модулю. Опубл. 10.04.1995.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах конвейерного типа, а также в устройствах цифровой обработки сигналов, в криптографических приложениях и в алгоритмах машинного обучения. Технический результат заключается в расширении функциональных возможностей за счет обеспечения умножения каждой пары чисел по своему модулю при конвейерной обработке информации. Конвейерный умножитель содержит n параллельных регистров, n ключей, (n-1) умножителей на два по модулю, (n-1) сумматоров по модулю, где n - разрядность обрабатываемых чисел, с соответствующими связями. 2 ил.

Конвейерный умножитель по модулям, содержащий n параллельных регистров, где n - разрядность обрабатываемых чисел, n ключей, (n-1) умножителей на два по модулю, (n-1) сумматоров по модулю, тактовый вход устройства, который соединен со входами подачи тактовых импульсов n параллельных регистров, первые информационные входы устройства, на которые подаётся инверсный код модуля, вторые информационные входы устройства, на которые подаётся код множителя, третьи информационные входы устройства, на которые подаётся код множимого, информационные выходы устройства, с которых снимается код произведения чисел по модулю, выход (n-1)-го сумматора по модулю соединён с информационными выходами устройства, вторые информационные входы устройства соединены с (n+1, …, 2n)-ми разрядами информационных входов первого параллельного регистра, третьи информационные входы устройства соединены с (2n+1, …, 3n)-ми разрядами информационных входов первого параллельного регистра, (3n+1)-й разряд информационных выходов (1, …, n)-го параллельных регистров соединен соответственно с управляющим входом (1, …, n)-го ключей, (3n+2, …, 4n-i+1)-е разряды информационных входов i-х параллельных регистров, i=(3, …, n-1), соединены с (3n+2, …, 4n-i+2)-ми разрядами информационных выходов (i-1)-х параллельных регистров, (3n+1, …, 4n-1)-е разряды информационных входов второго параллельного регистра соединены с (2n+2, …, 3n)-ми разрядами информационных выходов первого параллельного регистра, (n+1, …, 2n)-е разряды информационных входов i-х параллельных регистров, i=(2, …, n), соединены с информационными выходами (i-1)-х умножителей на два по модулю, (2n+1, …, 3n)-е разряды информационных входов второго параллельного регистра соединены с выходами первого ключа, а те же разряды информационных входов (3, …, n)-го параллельных регистров - с выходами (1, …, n-2)-го сумматоров по модулю, (n+1, …, 2n)-е разряды информационных выходов n-го параллельного регистра соединены с информационными входами n-го ключа, (2n+1, …, 3n)-е разряды информационных выходов i-х параллельных регистров, i=(2, …, n), соединены с первыми информационными входами (i-1)-х сумматоров по модулю, вторые информационные входы которых соединены с информационными выходами i-х ключей, (n+1, …, 2n)-е разряды, i=(1, …, n-1), информационных выходов i-х параллельных регистров соединены соответственно с информационными входами (1, …, n-1)-х ключей и с первыми входами (1, …, n-1)-х умножителей на два по модулю, отличающийся тем, что увеличена на n разрядность параллельных регистров, при этом первые информационные входы устройства соединены с (1, …, n)-ми разрядами информационных входов первого параллельного регистра, те же разряды информационных выходов которого соединены с (1, …, n)-ми разрядами информационных входов второго параллельного регистра и со вторыми информационными входами первого умножителя на два по модулю, (1, …, n)-е разряды информационных выходов (i+1)-х параллельных регистров, i=(1, …, n-2), соединены соответственно со вторыми информационными входами (i+1)-х умножителей на два по модулю, с третьими информационными входами i-х сумматоров по модулю и с (1, …, n)-ми разрядами информационных входов (i+2)-х параллельных регистров, (1, …, n)-е разряды информационных выходов n-го параллельного регистра соединены с третьими информационными входами (n-1)-го сумматора по модулю.