Устройство для сопряжения однородной вычислительной системы Советский патент 1983 года по МПК G06F3/04 

10 ной установки которого соединен с вторым управляющим входом блока, а rpyii- па информационных входов - с выходами элементов И группы, информационные входы которых подключены к группе инфqpмвuиoнныx входов блока, а управлях щие входы - ti первому управляющему входу блока 3. Устройство по п, 1, о т л и чающееся тем, что узел выбора направления обмена ссвержнт три группы элементов И-НЕ, два элемента И-НБ, элемент- ИЛ И-НЕ и элемент Н причем выходы элемента ИЛИ-НЕ и пер-« вого элемента И-НЕ подключены к вььходу поиска узла, группа входов элемента ЙЛИ-НЕ и выход второго элемента В« НЕ образуют вход-выход узла, группа входов второго элемента И-НЕ образует вход выделения узла, вход второго элемента И-НЕ является входом начального 4 выделения узла, а выход - соединен через элемент НЕ с первыми входами элементов И-НЕ первой группы, вторые и третьи входы которых образуют соответст венно группы входов поиска и выделения, группа входов каждого элемента .первой rpymibi соединена с выходами остальных элементов И-НЕ первой группы, выход каждого элемента И-НЕ первой группы соединен с первым входом соответствующего элемента И-НЕ второй группы и соответствующим входом из группы входов первсяго элемента И-НЕ, выход второго элемента И-НЕ соеддаен с первыми входами элементов И-НЕ третьей группы, вторые входы и выходы которых подключены соответственно к выходам и втсфым входакл соответствующих элементов И-НЕ второй группы . выходы элементов И-НЕ третьей группы о азуют выход выделения узла.

1. УСТРОЙСТВО ДЛЯ СОПРЯ ЖЕНИЯ ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬ НОЙ СИСТЕМЫ, содержащее блок коммутации , группа информационных входов которого является группой информационйых входов устройства, а первая и вторая группы выходов соединены соответсрвенно с группой информационных входов блока настройки и группой информационных выходов устройства, и блок управления, состоящий из группы узлов выбора направления обмена, первые и вторые выходы которых являются соответСФ венно группами выходов поиска и вьщвле ния устройства, . , вторые и входы - соответственно группой входов контроля поиска и выделения устройства, о т л и ч а ю ш е е с я тем, что, с целью повышения быстродействия устройства, в него введен блок анализа, , содержащий две группы элементов И-НЕ, тригт, два элемента И, три элемента ИЛИ два элемента НЕ и элемент задержки, причем группа выходов блока настройки соединена с входами начального выделения узлов выбсфа направления oGuesaa группы, вход-выход каждого из которых соединен магистралью блoкlфOJ ки устройства, входы элементов И-НЕ пврвой и второй групп блока анализа соединены соответственно с группами входов и выходов выделения устройства, а выходы - соответственно с первой в второй группами управляющихвходов: блока коммутации, в блоке анализа единичный выход тригг ов соединен с первым управляющим входом блока настройки н первым входом первого элемента И, выход которого подключен к первому управляющему входу блока коммуташга, выходы элементов И-НЕ второй и первой групп соединены соответственно с группами вхоцов первого и второго элементов ИЛИ, выход которого подключен к второму входу первого элемента И и через первый элемент НЕ - к первому входу второго эле- мента И, выходом соединённого с едшяп в ным входом триггера, вторым входом с выходом элемента задержки, а третьим входом - с входом элемента задерж ки, выходом состояния устройства, выходом первого элемента ИЛИ я через второй элемент НЕ - с уареа ляющим входсм блока настройки нпервым входом третьего элемента ИЛИ, j второй вход которого подключен к управшаошему выходу блока коммутации, а ;о выход - к нулевому входу тригг эа, «у00 левым выходом соединенного с вторым со управляющим входом блока Коммутации, 4 выход одного из элементов И-НЕ первой группы и вход первого ИЛИ является соответственно запрссвым выходом и начальным входом выделения устройства, 2. Уьтройство по п. 1, отличающееся тем, что блок наот ройки содержит дешифратор, регистр в группу элементов И, причем группа в ходов деши4 атора является группой вь ходов блока, группа входовсоединена с группой выходов регистра, вход вачалкг

Изо етение относится к вычислительной технике н предназначено для сопряжения процессоров в однфодную вычиоггельную систему.

Известно устройство для сопряжения 5 отдельных процессоров в однородную ычислительную систему, содержащее блок управления, блок насоройки и блок коммутации 1,

Недостатком этого устройства О ется низкое быстродействие вычислитель Н ных систем, построенных на основе этого устройства, поскольку участки канала обмена настраиваются последовательно один за другим, причем входы и вы- 15 ходы этих участков канала св513и указььваютс прямой адресацией с последующей деши4 ацией адресов.

Прямая адресация настраиваемых каналов связана с дополнительной загрузкой 20 настраивающего процессора, поскольку он решает задачи маршрутизации с учетом текущего состояния всех устройств сопряжения, что дополнительно снижает быстродействие системы,25

Наибодее близким к изобретению по технической сущности является усоройство для сопряжения в системе децентрализованного обмена информацией, содержа-J --- - .

шее блок коммутации и устройство управления, включающее блок формирования рельефа и схемы выбора направления о&мена, первые управляющие входы каждой из которых являются входами контроля устройства, первые и вторые управля Ощие выходы являются соответственно выхода и поиска и выделения, вторые и третьи управляющие входы - входами поиска.и вьшеления устройства, а группа информационных входов блока настройки соединена с группой информационных Ы ходов блока коммутации, группы вхс дов - выходов, которого являются информационными входами-выходами устройств ваС23 ,

Недостатком этого устройства я&пя ется низкое быстродействие вычислител ных систем, ndbTpoeHHbix на основе этого устройства, в режиме конвейерного обмена, поскольку этот режим реализован программно средствами операционной системы.

Цель изобретения - повышение быстро действия устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок . мзП-ации, группа инфсч мационных входов которого является группой информационных входов устройства, а первая и вторая группы выходов соединены соответственно с группой информационных входов блока настройки и группой ин формационных выходов устройства, и бло управления, состоящий из группь узлов направления обмена, первые и вторые выходы которых являются соответственно грулшами выходов поисками вьшеления устройства, первые, вторые И третьи входы - соответственно группой входов контроля поиска и вьщеления устройства, введен блок анализа, содер аший две группы элементов И-НЕ, триггер, два элемента И, три элеме та ИЛИ, два элемента НЕ и элемент задержки, гфичем группа выходов блока настройки соединена с входами начально го вьщеления узлов выбора направления обмена группы, вход-выход каждого из которых соединен магистралью блокировк устройства, входы элементов И-НЕ первой и второй групп блока анализа соединены соответственно с группами входов выходов вьщеления устройства, а выходы - соответственно с первой и второй группами .управляющих входов блока коммутации, в блоке анализа единичный выход триггеров соединен с первым управляющим входом блока настройки и пер вым входом первого элемента И, выход которого подключен к первому управляощему входу блока коммутации, выходы элементов И-НЕ второй и первой групп соединены соответственно с группами входов первого и второго элементов ИЛИ выход которого подключен к второму входу первого элемента И и через первы элемент НЕ - к первому входу второго элемента И, выходом соединенного с единичным входом триггера, вторым вх дом - с выходом элемента задержки, а третьим входом - с входом элемента задержки, выходом состояния устройства, выходом первого элемента ИЛИ и через второй элемент НЕ - с вторым управляющим входом блока настройки и первым входом третьего элемента ИЛИ, второй вход которого подключен к управляющему выходу блока коммутации, а выход - к нулевому входу триггера, нуь. левым выходом соединенного с вторым управляющим входом блока коммутация, выход одного из элементов И-НЕ первой группы и вход первого элемента ИЛИ является соответственно запросным выходом и начальным входом выделения устройства. При этом блок ;настройки дешифратор, регистр и группу элементов И, причем группа выходов дешифратора является группой выходов блока, группа входов соединена .с группой выходов регистра, вход начальной установка которого соединен с вторым управля1Ощим входом блока, а группа информационных входов - с выходами элементов И группы, информационные входы которых подключены к группе информационных входов блока, а утфавляющие входы - к первому управляющему входу блока, Кроме того узел выбора направления обмена содержит три группы элементов И-НЕ, два элемента И-НЕ , элемент ИЛИ-НЕ и элемент НЕ, причем вьн ходы элемента ИЛИ-НЕ н первого элеме та И-НЕ подключены к выходу поиска узла, группа входов элемента ИЛИ-НЕ в выход второго элемента И-НЕ образуют вхоа-выход узла, а группа входов второго элемента И-НЕ образует вход вьщеления узла, вход второго элемента Jt-HE является входом начального вьщеленяя узла, а выход - соединен через элеtvfeHT НЕ с первыми входами элементов 1 НЕ первой группы, вторые и третьи входы которых образуют соответственно группы входов поиска и вьщеления, группа вхоцов каждого элемента И-НЕ первой группы соединена с выходами остальных элементов И-НЕ первой группы, выход каждого элемента И-НЕ первой группы соединен с первым входом соответствух щего элемента И-НЕ второй группы и соответствующим входом из группы входов первого элемента И-НЕ, выход второго элемента И-НЕ соединен с первыми входами элементов И-НЕ третьей группы, вторые входь которых подключены соот ветственно к выходам и вторым входамсоответствующих элементов И-НЕ второй группы, выходы элементов И-НЕ третьей группы образуют выход вьшеления узла. На фиг. 1 представлена блок-схема устройства; на фиг, 2-4 функциональные схемы блока настройки н блока анализа, узла выбора направления обмена и блока коммутации. Устройство содерж1 г (фиг, 1) блок 1 управления, состоящий из группы уэлов 2 выбора направления обменом, соединенных между собой магистралью 3 блокировки, входы 4-6 групп входов контроля, поиска и вьшеленвя устройся§1Ова выходы 7 и 8 выходов поиска выделения устройства, блок 9 настройки, блок 1О анализа, соединенный с выходом 11 состояния устройства, запросным выходом 12 устройства и начал.ь ным входом 13 вьшеления блок 14 коммутации, группы 15 и 16 информационных входов и выходов устройства. Блок 9 настройки содержит (фиг. 2} регистр 17, первый управляющий вход 1 блока, деши(|ратор 19, группу выхо- дов 2О, группу элементов И 21 и rpyxh пу информационных входов 22 блока. Елок 10 анализа содержит (фиг,2) триггер 23, нулевой 24 и единичный 25 выходы триггера, первую группу эле ментов HkHE 26 с группой выходов 27,, второй элемент ИЛИ 128, вторую группу элементов И-НЕ 29 с группой выходов ЗО, первый элемент ИЛИ 31, второй элемент НЕ 32, третий элемент И ЛИ 33 с втсфым входом 34, первый элемент НЕ 35, элемент задержки 36, второй 37 и первый 38 элементы И, вьь ход 39 элемента И 38, Узел 2 выбора направления обмена содержит (4да1 3) элементы И-НЕ 4О-42 первой, второй и 1ретьей групп, элемент НЕ 43, первый 44 и второй 45 элементы И-НЁ и элемент ИЛИ-НЕ 46, группа входов которого и выход элеме& та И 45 узла 2 яодвлючается к магис1 рали 3 блокировки, 14 коммутации содержит (фиг, 4 группу из 6 «2 элементов ИЛИ 47 ( ), +1 группу элементов И 48 по m элементов в камздой, группу из tn элементов И 49, Двойной индекс в позиции номера входа 15 обозначает номер эпемеига И 47 в группе и номер входа на элементе, в позиции номера выхода 16 - номер группы я яомер элемента И 48 в группе. Устройство работает следующим образом.. . РеУ№М конвейерного обмена инф(ф1 1а1шей харакг 1 ризуется наличием последоватедьнШ: этапов парных , при этом начало последующего ЭТАпа обмена совпадает с окончаннш щ &дыдущего этапа. Каждый этап вклкихает в себя устройс1«о-п едатчик информации, устройство-приемник шфсрмадви и, возможно, .транзитньте устройства, если передатчик и {фкемник не явшботся смеж ными. Таким офазом, этап парного о&мена юфедсагавляет собой канал, связыва

щий передатчик и приемних и хлючак .поиска по одному входу запрещает поо94пщй транзитнью устройства, если передатчик и приемник не являются смежными устройствами причем приемник преаь дущего этапа одновременно является ноточником последующего, Процедя а обме-J на на каждом этапе включает в себя нахождение, исправного и незанятого приемника обобщения такого, чтобы путь от передатчика до приемника был spsa чайшим. Следовательно, на каждом этапе должны решаться задачи назначения (распределения) ресурсов на заданном множестве приемников; маршрут зация формирование кратчайшего пути от передатчика до приемника, Последовательность этапов задается устройствок -передатчиком первого этапа. Конвейерный обмен уст шавливается на множестве из устройств функцихжальной обработки (например процессоров), 1ФИ этом функционально одинаковые процессфы образуют свои подмножества. . Информационная связь N процессоров осуществляется черозгл устройств coup жения. В каждом устройстве со1фяженвя федусмотрено направление для подключения к сМежным устройства и одно направление-для подключения к своему щюцессору. Множество устройств conpi жш ия, св;Бзанных информационными ма гистралями, образуют локальную сеть, в кoтqpoй решается задача фсрмщ}ования конвейера. Путь К число подмножеств функционально одинаковых процессоров, В 1федёле К N, если все процессоры фун1 ционально различимы, каждый исщзавный и незанятый процессорсчитается приемь НИКОМ j-ro подмножества (j 1, 2, . ,,, К) н формирует дерево 1фатчайщих . пупгей с основешием в данном процессоре. Формирование вратчайШ1Х путей от всех свободных процессоров ,j -го подмножесг ва осуществляется в /-х узлах 2 всех устройств сохфяжения. Блок 1 устройств состоит из ti узлсе 2, причем все j«e узлы 2 объединены дуплексным шинами поиска 5, 7 и шдделення 6, 8 по графсхеме исходной инфсфмационной сети, Форм1фование дерева вратчайшего пути начинается с момента выдачи исправным-и незанятым щкихессором потенциала поиска, котсфый по шине 5i входа 5 поступает на элемент Н-НЕ 4О -го узла 2 (фЕ1г, 3). Элементы ИНЕ 40 - 40 озсвачены обратными свяаями, так что появление потенциала 710 тупление их по остальным входам. Так как до рассматр шаемого момента на элеменил И-НБ 40 - поступают потенциалы поиска то кахщый из этих элементов имеет разрешение на прием пртшщяала поиска со стороны остальг яых элементов. Предаоложим, что на вход 4 поступает единичный потенциал, раг ршаающий прием потенциала поиска. ; Тогда дотевциал поиска с выхода эле,pj через элемент И-НЕ А мента И-НЕ 4О вьщается по всём выходным направлениям 7, - (вмежные узлы 2, Так на узлов 2; последовдт тельно формвруе рся концентрически расходящаяся водвй поте1щиала поиска с центром в конце этапа. волна о ватывает все исщ авщде и незанятые в данный момент процессоры j-ro вида. Если устройство сопряжения неисправно по 1«-у на1фавлению (1°°, 2, ...,гп), то по входу 4 в устройство поступает HJH левой потеШ1иал, который блокирует поступление ротенаиала поиска по это) входу и неисправное i-e направление автоматически исключается из канала об мена. Одновременное появление нескольких потенциалов поиска на входах узла 2 щэиводит К тому, что узел 2 подключает ся к сданому из них, блокируя остальшле По окончании расщ}ОС1ранения волны .поиска в J-X узлах 2 всех устройств ссщряжения из числа потенциалов поиска, щ ин51тых элементами И-НЕ 40, формируется j-e дерево 1фатчайших путей с несливаюшимися ветв5 ми и основанией, соответствующее исправному и незанято му ji-My продессору., Поскольку в данный момент может существовать множество готовых к ис1к л1.зованию процессоров j-ro вида, то т. J«-e узлы 2 допускают одновременное ф(фмщ ование множества непересекаюпшк ся J-X д евьев кратчайших путей. Таким образом, задача распределения готовых к использованию ресурсовj««го вида реализуется в пред шгаемом устройстве за счет параллельного формиро ванвя множества непересекающихся деревьев 1фжгчайших путей. Рассмотрим работу устройства в пр цессб маршрутизации. Г цессхф, ш{ици}фуЮ1ций конвейерны оСыеаяц является источником сообщения (пврздатаая) первого этапа конвейера. С ганвэаиия этапа заключается в tOMi что передатчик ко входу 13 форМ1фует единичный начальный потенциал 94 выделе1гая и Е -разрядный код вида требуемого приемника этапа. Этот код поступает на входное направление коммутатора 14 и группу тов ИЛИ 47 - 47 направляется по выходу 22 (фиг. 4) на информационные входы группы элементов И 21 (фиг.2) . блока 1О. Начальный потенциал выделения с выхода элемента ИЛИ 31 постуьпает на вход элемента И 37 и вход элемента задержки 36. Время держки элемента 36 должно быть не менее (где -f- задержка элеме№ Г та И-НЕ) и определяегся задержкой в формировании выходного потенциала выделения узла 2. Поскольку на Выхс&1дх 8 устройства, соответствующего передак щему прсщессору первого этапа конвейера, установлены единичные уровни, что соответствует отсутствию выходных потенциалов выделения, то на выходе эл&мента ИЛИ 28 будет нулевой потенциал, который, инвертируясь элементом НЕ 35, поступает на вход элемента И 37, разрешая установку в единицу триггера 23. Таким образом, появление начального потенциала вьщеления на входе элемента ИЛИ 31 приводит к установке трипгера 23 в единичное состояние и ра ешает запись кода вша приемника первого этапа в регистр 17. На одном из вы ходов 20 - 2Оц дешифратора 19 сформируется j-й входящий нулевой потенциал вьщелеиия, который поступает на вход элемента И-НЕ 45 j-ro узла 2. С выхода элемента И-НЕ 45 единичный потенциал поступает на входы элементов И-НЕ 42 -42 Элементы И-НЕ 41 и 42 с обратными связями образуют схему защелки, с помощью которой потенциал выдел 1ия фиксирует состо ние элементов И-НЕ 40.-40д,. Так, если на выходе jcaKoro-либо элемента ИНЕ 4О| был нулевой потенциал (что соответствует прохождению потенциала поиска через соответствующий элемент ИНЕ 41), то на втором входе одноименного элемента 42 удерживается единичный потенциал. Следовательно, с пось нулевого потенциала ;выделения по одн(ж«у из входов элемента ИНЕ 45) на выходе элемента В-НЕ формируется нулевой потенциал выдел ния, запоминается элементами 41 и с о атными CBseasAfB в по шине 8 vпоступает на смежныйj-й узел 2. Если обнулш ь потенциал поио« ка на входе 5 данного узла, то его 1 сост05шие не изменится, псх:кольку оно зафиксировано потенциалом вьщеления. Входной потенциал выделения с выхода элемента И-НЕ 45 через элеммент НЕ 43 блокирует все элементы ИНЕ 40, изолируя узел 2 на время работы этапа конвейерногю обмена, и об нуляет выходь 7 вьщачи потенциала поиска, освобождая все те j-e узлы 2, которые подвергались действию волны Поиска, но которые не входят в формируемый канал связи (этап). Процесс вьщеления канала связи из дерева каналов начинается с узла 2, соответств щего процессору-передатчику, и следовательно, охватывая все j-e узлы 2, заканчивается в схеме, соответствующей j-му приемнику первого этапа. Маршрутизация прямого канала от передатчика к приемнику этапа заключается в формировании выходных потенциалов вьщеления на выходах 8 блока 1 Одновременно с этим осущестбпявт ся маршрутизация обратного канала от приемника к передатчику этапа входнь ьли потенциалами вьщеления, формируем ми на входах 6 блока 1. Формирование прямых и обратных каналов последующих этапов конвейера происходит анало гичным образом с той лишь разницей, что формирующий процессор.включает новый код вида приемника, оставляя включенный нулевой потенциал вьщеления на входе 13 своего блока 1О, Переключение кода вида приемника осуществляется по сигналу Начало эта па (НЭ), который формируется на выходе элемента И38 блока Ю. Сиг нал НЭ по выходу 39 поступает на т-ы вхоа элемента ИЛИ 47 g ц. блока 14 и по обратному каналу транслируется в ф мирующий процессор. Управляющие сиг налы включения обратного канала этапа формируются элементами И-НЕ ,{фиг. 2) блока 1О. Формирующий процессор, получив из коммутатора 14 по )-ой шине сигнал НЭ, обнуляет свои информационные шины и формирует по (0+1)-ой шине сигнал Начальная установка (НУ), который 1Ю прямому каналу транслируется в блок Ю устройства-передатчика формируемого этапа, по входу 34 поступает на элемент ИЛИ 33 и обнуляет триггер 23. Сигналы включения прямого канала этапа формируются с выходов элементов И-НЕ 2бА(26 6пока 10. Кроме 94iO того, общим стробирующим сигналом, включающим блок 14, является нулевой выход триггера 23. Обнуление ;триггера 23 выключит сигнал НЭ на выходе 39 элемента И 38. Процессор, получив по (+2)-ой шине нулевой сигнал НЭ, формирует на Р шинах код вида приемника следующего этапа, который транслируется по ранее установлен-ному пути первого этапа и записывает ся в регистр 17 устройства, соответствующего передатчику следующего этапа. Дальнейшая трансляция кода вица приемника приостанавливается до тех пор, пока триггер 23 не будет установлен в нулевое состояние сигналом из фо{ мирующего процессора, а это произойдет лишь после рчеред1&)й смень процессором текущего кода вида приемника.; Таким образом формирующий процессор, задавая последовательность кодов вида приемников очередных этапов, формирует конвейер из последовательности этапов. Выбор конкретного j-rb приемника каждого этапа и маршрутизации в пределах этапа осуществляется автоматически с помощью узлов 2 соответствующего j-го подмножества. Выбор узлов 2 осуществляется по коду вида приемника этапа в устройстве, соответствующем началу очередного этапа. Конвейер последовательности этапов (каналов) парных обменов фиксируется нулевым начальным поте1щиалом вьщеления из формирующего процессора. По концу обмена, определяемым формирующим процессором, происходит сброс нулевого начального потенциала выделения этим щ оцессором. и путь обмена разрушается. Прк этом, освобождающиеся устройства ссшряжения могут быть использованы 1ФИ формировании новых каналов связи. Сигнал состояния на выходе 11 устройства сопряжения формируется на выходе элемента ИЛИ 31 при наличии хотя бы одного вхоцного потенциала вьщеления. Этот сигнал направляется в свой процессор, информируя его о занятости соответствующего устройства. Освобождение канала и разрушение пути обмена сопровождаемся снятием входных нулевых потенциалов вьщеления, на выходе эл&мента ИЛИ 31 формируется нулевой потенциал, а на выходе элемента НЕ 32 единичный, который через элемент ИЛИ 33 устанавливает регистр 17 в нулевое исходное состо1шие.

Выход элемента И-НЕ 26 являй, елгся запросным выходом устройства coi ряжения в соответствующий ему процеосор. Этот сигнал информирует процессор 6 том, что он включен в цепь конвейера,

Магистраль блокировки 3 (фиг.1) служит для упорядочения при включении участка канала в тот или иной этап ко нвейера. Под участком канала понимается ш1формационная магистраль, соединя1ощая два смежных устройства сопряжеция. Появление нулевого входного потев пиала вьшеления на одном из вхбдов элемента И-НЕ 45 формирует единичный потенциал на его выходе, который по ш

не 3 (фиг.З) передается ва все другие узлы 2 и поступает на BXQIW элемевтов ИЛИ-НЕ 46. Шявленве еашшчного потенциала на входе элемента 46 вапре шает (блокирует) шадачу единичного по тенииала поиска с выхода элемента 1 НЕ 44. Этим обеспечввается одвовра нее включение .участка пути в один из этапов конвейера..

Таким образом, щ)еапагаемоё yci ройство обеспечивает повышенве быстро действия, что увеличивает хоровзводвтельность вычислительной системы аа счет уменьшения емени выполневия системных операций

го, Wi

го.,

201

8к 2 SK Фиг.2