Процессор быстрого преобразования Фурье Советский патент 1984 года по МПК G06F17/14 

разрешения ввода процессора, выходы разрядов третьей группы сдвигового регистра подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к управляющему входу четвертого мультиплексора и

является выходом разрешения вывода процессора, первым и вторым входами задания адреса которого являются вторые информационные входы соответственно третьего и четвертого мультиплексоров.

ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащий арифметический блок, первый и второй блоки памяти, адресные входы которых подключены к информационным выходам соответственно первого и второго регистров адреса, вход задания коэффициентов арифметического блока подключен к информационному выходу блока постоянной памяти, адресный вход которого подключен к информационному выходу третьего регистра адреса, информационный вход которого подключен к первому выходу формирователя сигналов приращения, первый вход которого подключен к информационному выходу счетчика отсчетов, выход переноса которого подключен к тактовому входу сдвигового регистра, выходы разрядов первой группы кЬторого подключены поразрядно к второму входу формирователя сигналов приращений, тактовый вход которого подключен к первому выходу блока синхронизации, второй, третий и четвертый выходы которого подключены соответственно к счетному входу счетчика отсчетов, тактовому входу арифметического блока и управляющим входам первого и второго блоков памяти, выход переноса сдвигового регистра подключен к входу останова блока синхронизации, вход запуска которого является входом запуска процессора, отличающийся тем, что, с целью повышения быстродействия,, в него введены первый, второй, третий и четвертый мультиплексоры, первый и второй элементы ИЛИ, информационный выход арифметическох о блока подключен к информационному входу второго блока памяти и первому информационному входу первого мультиплексора, информационный выход которого подключен к ин§ формационному входу первого блока памяти, информационный выход которого (Л подключен к первому информационному входу второго мультиплексора, инфорс: мационный выход которого подключен к информационному входу арифметического 5 блока, информационный выход второго 1 блока памяти подключен к второму информационному входу второго мультиплексора и является информационным выходом процессора, информационным входом которого является второй инСО О формационный вход первого мультиплексора, второй вьпсод формирователя .сигьэ налов приращений подключен к первым ч1 информационным входам третьего и четвертого мультиплексоров, информационные входы которых подключены к информационным входам соответственно первого и второго регистров адреса, вЬпсоды разрядов второй группы сдвигового регистра подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к управляющим входам первого, второго и третьего мультиплексоров и является выходом

Изобретение относится к -вычислительной технике и может быть использовано при решении задач гармонического анализа, где необходимо производить обработку сигнала в реальном масштабе времени.

Известно устройство, содержащее блок оперативной памяти, арифметический блок, блок хранения весовых козффициентов, счетчик адресов, oneрандов, счетчик номера аберации, дешифратор номера итерации, формирователь адреса весовьпе коэффициентов. Перед началом вычисления спектра в блок оперативной памяти производится ввод массива чисел, над которым проиводятся вычисления спектра. Вычисления производятся постоянно, причем операнды попарно выбираются из блока оперативной памяти и после преобразования (вычисления) записываются в память по тем же адресам.

После завершения вычислений, результаты должны быть выведены из блока оперативной памяти С

Недостатком данного устройства является низкая эффективность использования оборудования так к;ак во время выполнения операций ввода-вывода большая часть оборудования устройства простаивает.

Наиболее близким к предлагаемому является процессор быстрого преобразования Фурье, состоящий из арифметического устройства, входа которого

подключены к входам оперативного запминающего устройства ОЗУ), постоянного запоминающего устройства (ПЗУ), выход которого подключен к входу арифметического устройства, регистра адреса ОЗУ, регистра адреса ПЗУ, .формирователя сигналов приращений регистров, счетчика отсчетов, счетчика итераций устройства управления, узла формирования дополнительного

кода, блока сравнения и дополнительного регистра адреса 21.

Недостатком известного устройства является то, что во время ввода исходного массива в процессор и вывода .результатов вычислений большая часть оборудования процессора простаивает. Кроме того, при использовании такого процессора в системе обработки информации в реальном масштабе времени действительное время.обработки информации складывается из времени обработки плюс время на операции вводавывода, что приводит к уменьшению производительности процессора.

Цель изобретения - повьшдение быстродействия процессора.

Поставленная цель достигается тем, что процессор быстрого преобразования Фурье, содержащий арифметический блок, первый и второй блоки памяти, адресные входы которого под Сотючены к информационным выходам соответственно первого и второго регистров адреса, вход задания коэффициентов арифметического блока подключен к информационному выходу блока постоянной памяти, адресный вход которого подключен к информационному выходу третьего регистра адреса, информационный вход которого подключен к первому выходу формирователя сигналов приращений, первый вход которого -подключен к информационному выходу счетчика отсчетов, выход переноса которого подключен к тактовому входу сдвигового регистра,выходы разрядов первой группы которого подключены поразрядно к второму входу формирователя сигналов приращений, тактовый вход которого подключен к первому выходу блока синхронизации, второй, третий и четвертьй выходы которого подключены соответственно к счетному входу счетчика отсчетов, тактовому входу арифметического блока и управляющим входом первого и второго блоков памяти, выход переноса сдвиговог регистра подключен к входу останова блока синхронизации, вход запуска которого является входом запуска про цессора, введены первьш, второй, тре тий и четвертый мультиплексоры, перзый и второй элементы ИЛИ, информационный выход арифметического блока подключен к информационному входу второго блока памяти и первому инфор мационному входу первого мультиплексора, информационный выход которого подклйчен к:-информационному1 входу первого блока памяти, информационный выход которого подключен к первому информационному входу второго мультиплексора, информационный вькод которого подключен к информационному входу арифметического блока, информа ционный выход второго блока памяти подключен к второму информационному входу второго мультиплексора и является информационным выходом процессора, информационным входом которого является второй информационный вход первого мультиплексора, второй выход формирователя сигналов приращений подключен к первым информационным входам третьего и четвертого мультиплексоров, информационные входы кото рых подключены к информационным входам соответственно первого и второго регистров сброса, выходы разрядов второй группы сдвигового регистра подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к управляющим входам перво го, второго и третьего мультиплексоров и является выходом разрешения ввода процессора, выходы разрядов третьей группы сдвигового регистра подключены к соответствующим выходам второго элемента ИЛИ, вькод которого подключен к управляющему входу четвертого мультиплексора и является выходом разрешения вывода процессора первым и вторым входами задания адре са которого являются вторые информационные входы соответственно третьег и четвертого мультиплексоров. На фиг.1 представлена функциональ ная схема предлагаемого процессора (пример конкретной реализации); на фиг,2 - временная диаграмма работы процессора; на фиг.З блок-схема формирователя сигналов приращений; на фиг.4 - то же, блока синхронизации. Процессор БПФ (фиг.1) содержит мультиплексор 1, блоки 2 и 3 (оперативной) памяти, мультиплексор 4, арифметический блок 5, регистры 6, 7 адреса и блок 8 постоянной памяти, мультиплексоры 9 и 10, регистр 11 адреса (постоянной памяти), элементы ИЛИ 12 и 13. Формирователь 14 сигналов приращений (регистров), (итерационный) сдвиговый регистр 15, счетчик 16 отсчетов и блок 17 синхронизации. Формирователь Г4 сигналов приращений регистров (фиг.З) служит для выработки адресов операядов и весовых коэффициентов необходимых для вьшолнения алгоритма БПФ. Структурная схема блока определяется основанием алгоритма БПФ, уровнем совмещения микроопераций в процессоре. На фиг.З приведена схема блока для алгоритма БПФ с основанием 2 и последовательной работой арифметического блока и блока памяти. Формирователь сигналов приращений регистров содержит мультиплексор 18, группу элементов ИЛИ 19, счетчик 20 адресов (операндов с входной логикой) счетчик 21 адресов (ПЗУ) с входной логикой) 21. Схема блока 17 синхронизации приведена на фиг.4. Он содержит генератор 22 тактовых импульсов, распределитель 23 импульсов, элемент И 24, два элемента ИПИ 25 и 26 и ждущий мультивибратор 27. Рассмотрим работу процессора на примере обработки массива длиной N-256 отсчетов. Для конкретности примем, что операция ввода исходного массива выполняется за две иберации алгоритма БПФ, т.е. на входы элемента ИЛИ 12 заведены 7 и 8 разряды итерационного сдвигового регистра 15. На операцию вывода результатов вычисления отведены пять итераций алгоритма БПФ, т.е. на входы элемента ИЛИ 13 заведены В1лходы с первого по пятый разряды итерационного сдвигового регистра 15. В исходном состоянии счетчик 16 в состояние О, в итерационном сдвиговом регистре в первый разряд записывается 1, в остальные , а все регистры установлены в состояние О. На выходе элемента I111 ИЛИ 12 устанавливается уровень О, а на выходе элемента ИЛИ 13 уровень 1. При этом через мультиплексор к блоку 2 подключен выход арифметического блока 5, а выход блока 2 подключен к входу арифметического :блока через мультиплексор 4. Выход 2 формирователя 14 через мультиплек сор 9 соединен с входом, регистра 6 Вход 2 процессора через мультиплексор 10 соединен с входом регистра адреса 7, С приходом тактового импульса через блок 17 поступают сигналы, включающие счетчик 16 и регистр 154 В зависимости от кодов на выходах этих блоков формирователь 14 подает сигналы на регистр 6 адреса через мультиплексор 9 и регистр 11, которые формируют адреса обращений к (блоку 2 и блоку 8 согласно графу БПФ. На-втором выходе процессора уста навливается уровень 1, что являет ся сигналом для внешнего устройства на разрешение вывода информации из блока через выход 1, при этом на вход 2 внешнее устройство должно по давать адреса считывания. Таким образом, в процессоре выполняются две операции: операция .БПФ и операция Вывод. Так продолжаются пять итераций. 8шестой итерации устанавливается 1 в шестом разряде регистра 75. На выходе элемента 13 ИЛИ устанавливается сигнал О (фиг.2). На выходе 2 процессора устанавливается сигнал О, запрещающий выполнение операции Вывод. Мультиплексор 10 подключает к регистру 7 выход 2 формирователя 14. На этой итерации выполняется только операция БПФ, приче адреса для считывания поступают от формирователя 14 через мультиплексор 9на регистр 6 и далее на адресный вход блока 2. Адреса для записи поступают от формирователя 14 через мультиплексор 10, регистр 7 и далее на адресный вход блока 3. Таким обра зом, на этой итерации информация счи тывается из блока 2 и после обработк записывается в блок 3. После перебора всех адресов по сигналу переполне ния счетчика 16 происходит сдвиг единицы в итерационном сдвиговом регистре 15. Это соответствует началу выполнения седьмой итерации. На выхо де элемента 12 устанавливается сигнал 1. По этому сигналу мультиплексор 1 подключает вход 1 процессора к информационному входу блока 2, мультиплексор 9 подключает вход 3 процессора к входу регистра 6 адреса и на выходе 3 процессора появляется сигнал, разрешающий выполнение операции Ввод. Мультиплексор 4 подключает к входу арифметического блока 5 выход блока 3. Таким образом, (фиг.2) в процессоре выполняются две операции: БПФ и Ввод, это продолжается до тех пор пока не выполнится последняя, восьмая операция. В результате ее выполнения в блоке 3 находится результат вычислений, а в блоке 2 - новая информация, которую необходимо обработать. По окончании восьмой итерации сигнал с выхода 2 итерационного сдвигового регистра 15 поступает на вход 1 блока 17 синхронизации и цикл вычислений повторяется. Формирователь 14 работает следующим образом. В исходном состоянии счетчики 20 и 21 установлены в ноль сигналом О. На вход 2 поступает 8-ми разрядный код с итерационного сдвигового регистра 15 (1-й разряд - 1, остальные - О). На вход 1 поступает выход первого разряда счетчика 16 отсчетов, который управляет переключением мультиплексора 18. При нулевом значении разряда на выход 2 пропускается выход счетчика 20, на котором формируются первые адреса базовой операции. При единичном значении разряда на выходе 2 пропускается выход элемента 19, на котором образуются вторые адреса операндов базовой операции. Далее на входы счетчиков 20 и 21 поступает синхроимпульс, который через элементы входной логики изменяет состояние разрядов счетчиков. Управление порядком счета осуществляется итерационный сдвиговый егистр. Управление порядком счета состоит в том, что вькод разряда итерационного регистра,который нахоится в состоянии 1, блокирует оответствующий разряд счетчика, зарещая прохождение единиц переноса 9ТОТ разряд с предьщущего и разреая прохождение этих единиц переноса 711 непосредственно, в следующий за- блоки руемым разрядом. Адрес второго операнда пары форми руется на выходах элементов ИЛИ 19, на одни входы которых поступает код счетчика операндов 20, а на друние входы - код с итерационного сдви гового регистра 15 с 1 в соответ:ствующем разряде. Код адреса весового к:озффициента формируется на счетчике адреса ПЗУ 2 причем за счет входной логики счетные импульсы поступают на тот разряд счетчика, на который приходит 1 с итерационного сдвигового регистра. Блок синхронизации работает в старт-стопном режиме. Предположим, что в данный момент процессор закончил вычисление и находится в состоянии ожидания. На вход блока синхронизации поступает сигнал 1, вырабатываемый итерацио ным сдвиговым регистром при окончании вычислений. Этот сигнал поступает на вход элемента ИЛИ 25 и блокирует работу распределителя. С приходом на вход 2запускающег импульса на выходе элемента И 24 возникает сигнал, который запускает ждущий мультивибратор 27. На выходе

вМ1

iMt 8 его формируется сигнал торый поступает на вход элемента 25, а также к другим устройствам процессора. По окончании сигнала Y О запускается распределитель импульсов 23. Распределитель импульсов «вьфабатывает 22 синхроимпульса, смещенных во времени. Эти синхроимпуль- сы поступают к ycTpojacTBaM процессора, обеспечивая согласованный режим работы. На выходе 1 формируется сумма двух синхроимпульсов С 11 иС 21, которая поступает на счетный вход счетчика 16 отсчетов. После выполнения последней итерации БПФ на выходе 2 итерационного регистра 15 устанавливается уровень 1. Этот сигнал поступает на вход элемента ИЛИ 25 и блокирует работу распределителя. Таким образом, предлагаемое устройство позволяет полностью совместить во времени вьшолнение операций ввод-вывода с операцией БПФ и тем самым повысить производительность процессора. В данном процессоре можно перераспределять время между операциями Ввода и Вывод, что позволяет организовать сопряжение процессора с различными устройствами без применения буферной памяти. .1 .2.3.f 5.f.7 .8 f .2 .3

5ЛФ(Ц

Операция „ 5ПФ ОлерацияMoS

Операция 8ы8вдц 1} .быдов

1-1

(риг, 2

вх.гвх.1

фиг.З

)

Bdo8(ii-ij

8ы8од(Ц

B iSffd {itj}

I Г : .S S .7.8 .f .2

CUHXDOCUiHOAbl

(Руг. 4