Устройство для индикации Советский патент 1985 года по МПК G09G3/04 

ел

35

111

Изобретение относится к автоматике и вычислительной технике и предназначено для вьюода информации в цифровой аппаратуре.

Целью изобретения является повышение качества изображения за счет обеспечения одинаковой яркости свечения индикаторов.

На фиг. 1 представлена схема предлагаемого устройства для индикации; на фиг. 2 - временная диаграмма его работы.

Устройство для индикации содержит счетные декады 1, выходы которых соединены с первыми входами элементов И группы 2, выходы которых соединены со входами элемента И 3 и первыми входами элементов ИЛИ 4, вторые входы которых соединены с выходом элемента И 3 и первьм входом первого триггера 5, второй вход которого соединен с выходом реверсивного коммутатора 6, выход первого триггера 5 соединен с соответствующим входом элемента И 3, выходы элементов ИЛИ 4 соединены со входами дешифратора 7, выходы которого соединены с информационными электродами индикаторов 8, управляклцие электроды которых соединены с выходами группы реверсивного коммутатора 6, с вторыми входами элементов И группы 2, и регистры запятой 9. Входы элементов И-ИЛИ 10 соединены с выходами регистров запятой 9, выходами группы реверсивного коммутатора 6 и выходами второго триггера 11, вход которого соединен с выходами элементов И-ШШ 10, входо реверсивного коммутатора 6 и соответствующим входом элемента ИЗ.

Устройство для индикации работает следующие образом.

Сигналы с выходов группы реверсивного коммутатора 6 поступают на вторые входы элементов И группы 2, разрешая поочередно прохождение сигналов с выходов счетных декад 1 через элементы ШШ 4 на входы дешифратора 7, декодирукядего кодовые комбинации счетных декад 1. Сигналы с выходов дешифратора 7 поступают на информационные электроды индикаторов 8 и при условии наличия единичного сигнала на их управляющих электродах происходит последовательная по времени индикация содержимого счетных декад 1. Рассмотрим работу устройства при индикации шестиразрядного отсчета.

32

В счетных декадах 1 записано число 00, 1950.

В исходном состоянии второй триггер 11 установлен в единичное состояние, а первый триггер 5 обнуляется сигналом с выхода реверсивного коммутатора 6.

При опросе первой (старшер1) счетной декады 1 на входах элемента И 3 присутствуют сигналы логического нуля с выхода первого триггера 5, с выходов элементов И группы 2 (кодовая комбинация первой счетной декады 1-0000) и с выхода элемента И-ИЛИ 10 (в регистре запятой сигнал запятой отсутствует), а на выходе элемента И 3 присутствует сигнал логической единицы, что приводит к появлению кода 1111 на входах дешифратора 7, воспринимаемого им как запрет.

Следовательно, нуль в старшем разряде не индицируется. При опросе второй счетной декады 1 единичный сигнал с выхода регистра запятой 9 через элемент И-ИЛИ 10 приводит к появлению сигнала логического нуля на выходе элемента И 3, к установке первого триггера 5 в единичное состояние и к разрешению прохождения кода второй счетной декады 1 на входы дешифратора 7 через элементы ИЛИ 4, Следовательно, нуль индицируется во втором разряде. Одновременно сигнала с выхода элемента И-ИЛИ 10 осуществляет реверс коммутатора 6 и устанавливает второй триггер 11 в нулевое состояние. Следующий сигнал появляется на вькоде реверсивного коммутатора 6 и обнуляет первый триггер 5. Дальнейший опрос счетных декад 1 начинается с шестого (младшего) разряда. Так как в регистре запятой 9 шестого разряда сигнал запятой отсутствует и в счетной декаде 1 младшего разряда установлена кодовая комбинация 0000, то на выходе элемента ИЗ, а следовательно, и на входах дешифратора 7 появляется сигнал логической единицы, что приводит к гашению нуля в младшем разряде.

При опросе счетной декады 1 пятого разряда на выходе элемента И 3 присутствует сигнал логического нуля (кодовая комбинация отлична от нулевой) , что приводит к установке первого триггера 5 в единичное состояние и инидикации цифры 5 в пятом разряде. Аналогично разрел1ается индикация 31 цифры 9 в четвертом разряде индицируемого числа. При опросе счетной декады 1 третьего разряда на выходе элемента И 3 присутствует сигнал логического нуля и разрешена индикация цифры 1 и в третьем разряде. Одновременно скгнал логической единицы регистра запятой 9 через элемент И-ИЛИ 10 осуществляет реверс коммутатора 6 и устанавливает второй триг гер 11 в единичное состояние. В даль нейшем сигнал с выхода реверсивного коммутатора 6 обнуляет первый триггер 5, работа устройства для индикации повторяется и на индикацию выводится число 0,195. Следовательно, при опросе счетных декад 1, начиная с старшего разряда. 234 реверс коммутатора осуществляется в момент опроса счетной декады 1, в регистре запятой 9 которой записан сигнал запятой, а при опросе счетных декад 1, начиная с младшего разряда, реверс.коммутатора 6 осуществляется в момент опроса счетной декады 1, соседней и младшей разрядом по сравнению с счетной декадой 1, в регистре запятой 9 которой записан сигнал запятой. Применение второго триггера t1 и элементов И-ИЛИ 10 позволяет повысить качество изображения за счет обеспечения одинаковой яркости свечения индикато ;ров.

Выход генератора импульсод

УСТРОЙСТВО ДЛЯ ИНДИКАЦИИ, содержащее счетные декады, выходы которых соединены с первьми входами элементов И группы, выходы которых соединены со в сода14и элемента И и первыми входами элементов ИЛИ, вторые входы которых соединены с выходом элемента И и первъм входом первого триггера, второй вход которого соеда1нен с выходом реверсивного коммутатора, выход первого триггера соединен с соответствующим входом элемента И, выходы элементов ИЛИ соединены со входами дешифратора, выходы которого соединены с информационными электродами индикаторов, управляющие электроды которых соединены с группой выходов реверсивного коммутатора, со вторыми входами элементов И группы, и регистры запятой, отличающееся тем, что, с целью повышения качества изображения за счет обеспечения одинаковой яркости свечения индикаторов, в него введены второй триггер и элементы И-ШШ, входы которых соединены с выходами регистров запятой, с группой выходов реверсивного коммутатора и выходами второго (Л триггера, вход которого соединен с выходами элементов И-ИЛИ, входом реверсивного коммутатора и соответствукицим входом элемента И.

Фиг.г

запятой 2-го разряда.