Формирователь биполярного кода Советский патент 1986 года по МПК H03M5/18 

Изобретение относится к вычисли- тельной технике и может быть использовано в системах передачи дискретной информации.

Цель изобретения - расширение функциональных возможностей путем формирования парафазного сигнала.

На чертеже представлена принципиальная схема формирователя.

Формирователь биполярного кода содержит первый, второй, третий и четвертый транзисторы 1-4 первого типа проводимости (на чертеже Р-п-Р), первый и второй транзисторы 5 и 6 второго типа проводимости (на черте- же п-Р-п), резисторы 7-12 с первого по шестой, первый и второй резистив- ные делители 13 и 14 напр5 ения, первый и второй элементы 15 и 16 2И-ИЛИ-НЕ одновибратор 17, первый и второй элементы 18 и 19 задержки, первый и второй элементы 20 и 21 И, первый и второй пороговые элементы 22 и 23, тактовый вход 24, первый и второй информационные входы 25 и 26, первая и вторая шины 27 и 28 источника питания, первьй и второй выходы 29 и 30 устройства. Пороговые элементы 22 и 23 представляют собой триггеры иЬшдта.

Устройство работает следующим образом.

В исходном состоянии при отсутствии тактовьгх импульсов, чему соответствует логический О на тактовом входе 24, на выходе одновибратора 17 присутствует также уровень логического О, первьш и второй логические элементы 15 и 16 2И-ИЛИ-НЕ заперты по всем входам, а на их вьпсодах присутствует уровень логической 1. Все транзисторы 1-6 заперты, сигналы на выходах 29 и 30 отсутствуют. Наличие на информационных входах 25 и 26 сигналов логической 1 не влияет на состояние устройства.

Передний фронт выходных импульсов формируется таким образом. При поступлении тактового импульса в виде уровня логической 1 на тактовый вход 24 и наличии уровня логической 1 на первом информационном входе 25 срабатывает первый элемент 15 2И-ИЛИ-НЕ, на его выходе появляется логический О. Ток через делитель 13 отпирает третий транзистор 3 Р-п-Р, его ток отпирает первый транзистор 1 Р-п-Р и. второй транзистор 6 п-Р-п, на первом выходе 29 появляется потенциал положительной шины 27 питания, на втором выходе 30 - потенциал отрицательной пгины 28 питания. На выходе первого порогового элемента 22 устанавливается состояние логической 1, на выходе второго порогового элемента 23 - состояние логического О.

Задний фронт выходных, импульсов формируется следующим образом. После окончания тактового импульса и появления логического О на тактовом входе 24 закрывается первый элемент И первого элемента 15 ЗИ-ИЛИ-НЕ, на его выходе появляется логическая

1

запираются третий и первый

транзисторы 3 и 1 Р-п-Р и второй транзистор 6 п-Р-п. На первом информационном входе 25 может появиться логический О, но с выхода первого элемента 18 задержки потенциал логической 1 продолжает поступать на первый вход первого элемента 20 И, на второй вход которого приходит логическая 1 с первого порогового элемента 22. Логическая 1 с выхода первого элемента 20 И поступает на второй вход второго элемента И второго элемента 16 2И-ИЛИ-НЕ. По заднему фронту тактового импульса запускается однови.братор 17 и выдается положительный импульс с уровнем логической 1 на первый вход второго элемента И второго элемента 16 2И-ИЛИ НЕ. Элемент 16 открывается, на его выходе появляется логический О. Ток через второй делитель 14 отпирает четвертью транзистор 4 Р-п-Р, его ток отпирает второй транзистор 2 Р-п-Р и первый транзистор 5 п-Р-п. Первый выход 29 подключается к отрицательной шине 28 питания, второй выход 30 подключается к положительной шине 27 питания. Идет быстрьй перезаряд паразитных емкостей, подключенных к выходам 29 и 30, При достижении на первом выходе 29 потенциала, близкого к нулевому, первый пороговый элемент 22 перебрасывается, на его выходе-появляется логический О, который закрьшает первый элемент 20 И, логический О с выхода которого закрывает второй элемент 16 2И-ШШ-НЕ, При этом запираются четвертый и второй транзисторы 4 и 2 Р-п-Р и первый транзистор 5 п-Р-п и восстанавливается нейтраль312611

ное состояние на первом и втором выходах 29 и 30.

Длительность импульса одновибра- тора 17 выбирается несколько больше длительности сформированного зад- 5 него фронта выходных импульсов и меньше длительности тактового импульса. После окончания этого импульса схема формирования заднего фронта импульсов запирается и не влияет на Ю формирование переднего фронта импульсов. Длительность задержки первого и второго элементов 18 и 19 задержки выбирается больше длительности одно- вибратора 17 и меньше длительности t5 тактового импульса, чтобы смена информации не влияла на работу схемы формирования заднего фронта импульсов.

При появлении уровня логической 1 на втором информационном входе -20 26 схема работает аналогично, но передний фронт импульсов формируется с помощью второго элемента 16 2И-ИЛИ-НЕ, четвертого и второго транзисторов 4 и 2 Р-п-Р и первого трак- 25 зистора 1 п-Р-п, а задний фронт - с помощью второго элемента 19 задержки, второго элемента 21 И, второго порогового элемента 23, первого элемента 15 2И-ИЛИ-НЕ, третьего и пер- 30 вого транзисторов 3 и 1 Р-п-Р, второго транзистора 6 п-Р-п.

Формула изобрете ни я

35

Формирователь биполярного кода,

содержащий два транзистора первого типа проводимости и два транзистора второго типа проводимости, два элемента И и шесть транзисторов, базы 40 первьпс транзисторов первого и. второго типов проводимости через соответственно первый и второй резисторы подключены соответственно: к первой и второй шинам источника питания а их 45 коллекторы объединены и через третий резистор подключены к первому выходу устройства, и первый и второй резистивные делители напряжения, о т- ичающийся тем, что, с це- 50 ью расширения функциональных возможностей путем формирования парафазного сигнала, в него введены третий и четвертый транзисторы первого типа проводимости, первый и второй элементы 55 задержки, одновибратор, первый и второй пороговые элементы, первый и вто- р,ой элементы 2И-ИЛИ-НЕ5 выходы кото04

рых через соответствующие резистивные делители напряжения соединены с первой шиной источника питания, база первого транзистора первого типа про водимости подключена к эмиттеру третьего транзистора первого типа проводимости, база второго транзистора первого типа проводимости соединена с эмиттером четвертого транзистора первого типа проводимости и через четвертый резистор - с первой шиной источника питания, база первого транзистора второго типа проводимости с коллектором четвертого транзистора первого типа проводимости, база вто- рого.. транзистора второго типа проводимости соединена с коллектором третьего транзистора первого типа проводимости и через пятый резистор - с второй шиной источника питания, эмиттеры первого и второго транзис торов первого типа проводимости и эмиттеры транзисторов второго типа проводимости соответственно объединены и подключены соответственно к первой и второй шинам источника питания, базы третьего и четвертого транзисторов первого типа проводимости подключены к средним выводам соответственно первого и второго ре- зистивных делителей напряжения, коллектор первого транзистора первого типа проводимости соединен с входом первого порогового элемента, коллекторы вторых транзисторов первого и второго типов проводимости объединены и подключены к входу второго порогового элемента и через шестой резистор - к второму выходу устройства, первые входы элементов 2И-ИЛИ- НЕ объединены с входом одновибрато- ра и подключены к тактовому входу устройства, вторые входы первого и второго элементов. 2И-Ш1И-НЕ объединены с входами соответствукяцих элементов задержки и подключены к соот- ветствукяс(им информационным входам устройства, выход одновибратора соединен с третьими, входами элементов 2И-ИЛИ-ЭЕ, выходы эл ементов задержки соединены с первыми вход ами соответствукяцих элементов И, вторые входы которых подключены к выходам соответ- Ствующих пороговых элементов, выхо первого и второго элементов И соединены с четвертыми входами соответственно второго и первого элементов 2И-ИЛИ-НЕ.