Устройство для управления синусоидальными вибрациями Советский патент 1986 года по МПК G05D19/02 

Изобретение относится к вибрационной технике, в частности к устройствам управления электродинамическими вибростендами при испытании на гар ионическую вибрацию, и может быть использовано как генератор переменной частоты с аитоматической разйерткой.

Цель изобретения - упрощение устройства и повьш1ение экономической эффективности.

На фиг. 1 показана структурная схема предлагаемого устройства; на фиг. 2 - функциональная схема логарифматора.

Устройство для управления синусоидальными вибрациями содержит накапливающий сумматор 1, СОСТОЯ1ДИЙ из сумматора 2 и триггерного регистра 3, постоянное запоминающее устройство 4 синуса, цифроанапоговый преобразователь 5, усилитель. 6с переменным коэффициентом усиления, 7 низких частот, усилитель 8, детектор 9, интегратор 10, схему 11 сравнения, генератор 12 тактовых импульсов,, делитель 13 частоты, фазовьй компаратор 14 программируемый делитель 15 частоты, управляемый генератор 16, фильтр 17 низких частот, задатчик 18 скорости разверткиs реверсивный счетчик 19, триггер 20 реверса, компаратор 21, логарифматор 22 и переключатель 23 вида развертки. Выход фильтра является выхог дом устройства на виброустановку. Выход виброустановки подключен к входу усилителя 8. Логарифматор 22 содержит элементы ИЛИ 24, инверторы 25 элементы И 26, многоразрядный делитель 27 частоты,, элементы И 28 и элемент ИЛИ 29,

Устройство работает сле;: ующим образом.

Перед пуском устройства в реверсивном счетчике 19 установлено двоичное число п., соответствующее значениэт нижней частоты синусоадальных вибраиз-1й ffj , Накапливающий сумматор 1 установлен в нулевое состояние при включении питания.

При поступлении тактовых импульсов с выхода генератора 12 на вход триггерного регистра 3 накапливающего сумматора 1 на выходе регистра 3 во времени t значение двоичного кода изменяется по закону

П ; П i J i t.;. .fa

где fa частота дискретизации, определяемая частотой повторения импульсов генератора 12 Значение с выхода регистра 3 поступает на адресные шины постоянного запоминающего устройства 4, где задана таблица значений функции , Значение аргумента vp,. соответствует адресу ячейки постоянного запоминающего устройства, при этом

, 2j.U.)

1 N.

где а н AI - адрес нулевой и i-ой ячеек постоянного запоминающего устройства 4;

N° 2 - число дискретных отсчетов функции.

1 , а Ф. при

О

При а,, . ,. 27г дискретном задании может быть записано

27r.i

.f

где Т - период синусоидальных колебаний, то подстгиапяя i. в выражение для а; получаем

Тf

Mm i или а- N--,

а ч 1

где Т ;г- - период дискретизации

f ;- - частота синусоидальный колебаний.

Генерируемая частота f определяется как ° п и соответствует приращению адреса постоянного запоминающего устройства 4, то f 4v т.е. генерируемая частота определяется частотой дискретизации и приращением адреса постоянного запоминающего устройс ва 4, задаваемого реверсивным счетчиком 19 в накапливающем сумматоре 1

При изменении состояния реверсивного счетчика 19 во времени по линейному или логарифмическому закону выходная частота сигнала цифроанашогового преобразователя 5 изменяется по такому же закону. Цифровой сигнал с постоянного запоминающего устройства 4 преобразуется цифроаналоговьв. преобразователем 5 в аналоговый сигнал KOTopijA через усилитель 6 поступает на фильтр 7 низких часч-от. Так как является неизменной, то н частота среза фильтра 7 низких частот устанавливается неизменной. Сигнал с выхода фильтра 7 низких частот поступает на вибрационную установку (не показана), с выхода которой сигнал обратной связи, соот ветствующий уровню вибрации, поступает на усилитель 8, у которого коэ фициент усиления изменяется в зависимости от задаваемого уровня вибра ции. Сигнал с выхода усилителя 8 через детектор 9 и интегратор 10 поступает на схему 11, где сравнива ется с..опорным сигналом и формирует ся сигнал ошибки, управляющий коэффициентом усиления усилителя 6. Таким образом, стабилизуется уровень вибрации на вибрационной установке, который уже не зависит от генериру- емой частоты. Сигнал с выхода генератора 12 через делитель 13 поступает в качест ве опорной частоты fo на один из вхо дов фазового компаратора 14, на другой вход которого поступает через программируемый делитель 15 частота управляемого генератора 16, деленная в К раз. Сигнал ошибки с выхода ком паратора 14 через фильтр 17 низких частот управляет частотой генератора 16, стабилизируя ее в соответствии с выражением ,,, .„К. Задавая задатчиком 18 код на входе программируемого делителя 15, коэффициент деления К и частоту генератора 16. Сигнал с ген patopa 16 с частотой, соответствующ заданной скорости развертки, поступает или через логарифматор 22 или непосредственно в зависимости от положения переключателя 23 на -вход реверсивного счетчика 19. Этот счетчик производит счет на сложение или вычитание в зависимости от состояния триггера 20 реверса. Информация очастоте с выхода реверсивного счетчи ка 19 поступает также на вход компаратора 21 и на другой вход логариф матора 22. Если частота достигает зн чений f или fJ (значение верхней частоты синусоидального сигнала), то компаратор 21 формирует сигнал пе реключения триггера 20, который управляет работой реверсивного счетчика 19 на сложение или вычитание. Логарифматор 22 определяет положение первой единицы слева в двоичном коде q4eT4HKa 19 и в зависимости от 12 , . . того, в КИКОМ разряде слева находится первая единица, коммутирует соответствующий выход делителя 27. Таким образом, чтобы при возрастании частоты генератора частота счетных импульсов реверсивного счетчика 19 возрастала по показательному закону, обеспечивая логарифмическую шкалу частоты генератора. Выходная глина счетчика 19 в логарифматоре 22 подключена к входам элементов ИЛИ 24 таким образам, что старший значащий разряд (СЭР) и младший значащий разряд (МЗР) - к входам элемента ИЛИ 24 с обозначением СЭР и МЗР соответственно. Число элементов ШШ 24, инверторов 25, элементов И 26 и элементов ИЛИ 28 равно числу разрядов счетчика 19. Появление логической 1 слева в одном из разрядов счетчика 19 приводит к появлению логической 1 на выходе элемента И 26 этого, разряда и всех разрядов в сторону МЗР и логического О на выходе элемента И 26 всех разрядов в сторону СЗР. Логические 1 на выходах элементов И 26 открывают соответствующие элементы И 28 и подключают выходы делителя 27 на соответствующие входы элемента ИЛИ 29, с выхода которого сигнал поступает через переключатель 23 на счетныйвход счётчика 19-.Сигнап с генератора 1 6 поступает на вход делителя 27,выходной сигнал которого посТ.упает на соотвествукядие элементы И 28. Таким образом, за счет исключения двух блоков памяти и использования фильтра низких частот с фиксированной частотой среза вместо перестраиваемого фильтра низких частот упрощается конструкция предлагаемого устройства. Кроме того, возможно использование постоянного запоминающего устройства с меньшим быстродействием и, следовательно, более дешевого. Задание скорости развертки ос ществляется в соответствии с требованиями стандартов на испытания, а следовательно, не требуется производить перерасчеты длительности развертки, зависящей как от скорости разверткиt так и от диапазона изменения частоты от нижнего до верхнего ее значений. ормула изобретения Устройство для управления синуседальныки вибрагщями, содержащее

S12691

генератор тактовых импульсов, послеовательно соединенные постоянное запоминающее устройство синуса, цифроаналоговый преобразователь и усиитель с переменным коэффициентом 5 усиления, последовательно соединенные детектор и интегратор а также последовательно соединенные компаратор, первый вход которого предназначен для ввода кода верхней частоты «О синусоидальных вибраций, а второй вход - для ввода кода нижней частоты, триггер реверса и реверсивный счетчик, отличающееся тем, что,с целью упрощения устройст- 15 ва и повышения экономической эффективности, в него введены накапливающий сумматор, состоящий из сумматора соединенного с триггерньм ре гистром, а также схема сравнения, 20 первый фильтр низких частот, эадатчик скорости развертки, логарифматор и усилитель, а также введены последовательно соединенные делитель частоты, фазовый компаратор, второй 25 фмльтр низких частот, управляемый генератор и программируемый делитель частоты, -ВЫХОД которого соединен с вторым входом фазового компаратора, второй вход программируемого 3( делителя частоты соединен с выходом задатчика скорости развертки, :6

ход генератора тактовых импульсов соединен с входом делителя частоты и с вторым входом триггерного регистра, первый выход которого соединен с первым входом сумматора, являющимся входом накапливающего сумматора, с вторым входом сумматора соединен выход реверсивного счетчика, а также третий вход компаратора и первый вход логарифматора, второй вход которого подключен к выходу управляемого генератора, а через переключатель позиции Лин - к входу рЬверсивного счетчика, который через переключатель позиции Лог соединен с выходом логарифматора, второй выход триггерного регистра, который является выходом накапливающего сумматора, подключен к входу постоянного запоминающего устройства синуса, к первому входу схемы сравнения подключен источник опорного напряжения, к второму входу - интегратор, а к выходу схемы сравнения - второй вход усилителя с переменньм коэффициентом усиления, выход которого соединен с входом фильтра низких частр, вЬгход которого является выходом устройства на виброустзновку, а вход устройства с виброустановки соединен с усилителем, выход которого соединен с входом детектора.

Изобретение относится к области вибрационной техники, в частности к устройствам управления электродинамическими вибростендами при испытании ни гармоническую вибрацию. Целью из об{)етвния является упрощение устройства и повьппение его экономической эффективности. Устройство сог держит накапливающий сумматор), постоянное запоминающее устройство синуса, цифроаналогевый преобразователь, усилитель с переменным коэффициентом усиления, два фильтра низких частот (ФНЧ), усилитель, детектор интегратор, схему сравнения, генератор тактовых импульсов, делитель частоты, фазовый компаратор, программируемый делитель частоты, управляемый генератор, задатчик скорости развертки, реверсивный счетчик, триггер реверса, компаратор, логарифматор и переключатель вида развертки. За счет исключения двух блоков памяти и упрощения ФИ на выходе усилителя с переменным коэффициентом усиления (Л упрощается конструкция устройства и повышается иго экономическая эфс фективность, кроме того, возможность использования ПЗУ синуса с меньшим быстродействием удешевляет устройство. 2 ил.