Цифровой компенсатор выпадений телевизионного сигнала яркости Советский патент 1986 года по МПК H04N5/94 

Изобретение относится к радиотехнике и может быть использовано в цифровых устройствах обработки телевизионного сигнала, в частности в видеомагнитофонах ,

. Цель изобретения - повьшение точности компенсации.

,На фиг, 1 показана структурная электрическая схема цифрового компенсатора выпадений телевизионного сиг- 10

нала яркости; на фиг. 2 - структурная электрическая схема первого блока управления; на фиг. 3 - структурная электрическая схема второго блока управления и третьего мультиплексора; на фиг. 4 - временные диаграммы и таблицы истинности, пoяcняюlЦl; e работу второго блока управления и тре-. тьего мультиплексора; на фиг. 5 временные диа.граммы, поясняющие работу первого блока управления в режиме записи; на фиг. 6 - временные диаграммы и таблица истинности, поясняющие работу первого блока управления в режиме считывания; на фиг. 7 временные диаграммы, поясняющие работу первого блока управления в режи ме поиска в первых двух активных строках поля. Цифровой компенсатор выпадения телевизионного сигнала яркости содержит первый блок 1 памяти, первый мультиплексор 2, первый счетчик 3 адресов записи, первый счетчик 4 адресов считывания, второй мультиплексор 5, регистр 6, третий, четвертьм мультиплексоры 7 и 8, второй счетчик 9 адресов считывания, пятый мультиплексор 10, третий счетчик 11 адресов считывания, шестой мультиплексор 12, четвертый счетчик 13 адресов считывания, блок 14 сравнений адресов, второй счетчик 15 адресов записи, пятый счетчик 16 адресов считывания, второй блок 17 памяти, формирователь 18-сигнала выпадения,- буферный формирователь 19, третий, четвертый, пятый блоки 20-22 памяти, первый, второй блоки 23 и 24 управления, шестой счетчик 25 адресов считывания формирователь 26 тактовых .Последовательностей, формирователь 27 сигнала записи, формирователь 28 сигналов управления мультиплексорами, формирователь 29 сигнала считывания, формирователь 30 сигнала разрешения считывания, формирователь 31 сигнала разрешения записи, выходные шины 32-38

и выходные шины 39 и АО, причем информационные входы блока 1 памяти являются первым входом 32 компенсатора, выходЕ 1 - выходами 39 к омпенсатора, а младший адресный вход подключен к выходу мультиплексора 2, установочные входы счетчиков 4 и 9 подключены к установочному входу формирователя 26, который является

товый вход счетчика 4 подключен к выходу формирователя 29, установочные входы счетчиков 3 и 15 соединены и являются третьим входом 34 компен сатора, а тактовый вход счетчика 3 подключен к выходу формирователя 27, тактовый вход формирователя 30 подключен к первому выходу формирователя 26 , вход стробирования соединен вторым входом 33 компенсатора, а такс входом стробирования формирователя 29 и является четвертым входом 35 компенсатора, а выход соединен с входом разрешения считьшания .первого блока i памяти, тактовый вход формирователя 31 подключен к второму выходу формирователя 26, вход стробирования соединен с входом стробирования формирователя 27 и является пятым входом 36 компенсатора, а выход соединен с входом разрешения записи блока 1 памяти, выход формирователя 28 подключен к входу управления мультиплексора 2, а первый тактовый вход соединен с тактовым входом формирователя 27 и подключен к третьему выходу формирователя 26, четвертый выход которого соединен с тактовым входом формирователя 29 и вторым тактовым входом формирователя 28, а тактовый вход является шестьи входом 37 компенсатора, информационный вход блока 17 памяти через формирователь 18 . подключен к выходу буферного формирователя 19, вход которого является. . седьмым входом 38 компенсатора, первый информационньм вход мультиплексора 5 подключен к выходу регистра 6, старшие адресные входы блока Г памяти подключены к выходам мультиплексора 7, первая группа входов которого подключена к выходу счетчика 9, первому входу мультиплексора 8 и второму В.ХОДУ мультиплексора 5, вторая группа входов - к выходу счетчика 11 и первому входу мультиплексора 10, третья группа входов - к выходу счетчика 13 и первому входу мультиплексора 12, четвертая группа нходов - к выходу счетчика 15, перво му входу блока 14, входу регистра 6, вторым входам мультиплексоров 8, 10 и 12, пятая группа входов - к выходу счетчика 16, второму входу блока 14 и третьему входу мультиплексора 5 , адерсный вход блока 17 памяти подключен к выходу мультиплексора 5, выход и входы разрешения записи и считывания подключены соответственно к информационному входу и выходам разрешения блока 23 управления, первый и второй управляющие выходы кото рого подключены соответственно к лер вому и второму управляющим входам мультиплексора 5, командный выход является командным выходом 40 компенсатора, выход перезаписи подключен к тактовому входу регистра 6, тактовый и установочный выходы - соответственно к тактовому и установоч ному входам счетчика 16, выход строба - к входам стробирования блоков 21 и 22 памяти, выход сброса - к управляющему входу формирователя 18, командный вход - к выходу блока 14, а три синхровхода являются соответственно вторьм, четвертым и пятым входами компенсатора, четвертый синх ровход подключен к второму выходу формирователя 26, младшие адресные входы блоков 20-22 памяти подключены к выходу мультиплексора 2, старши адресные входы - соответственно к вы ходам мультиплексоров 8, 10 и 12, выходы - к информационным входам управления блока 24, информационные входы - к выходу буферного формирова теля 19, вход разрешения записи - к выходу формирователя 31 , а входами раз решения считывания - к выходу формирователя 30, входы управления мульти плексоров 8, 10 и 12 подключены к входам управления мультиплексора 2 блока 24 управления, выходы перено са счетчиков 3 и 4 подключены к тактовым входам соответственно счетчиков 15, 9, 11, 13 и 25, адресный выход счетчика 25 подключен к входу предустановки счетчика 16 и к четвер-50 гера

тому входу мультиплексора 5, а установочный вход - к установочным входам счетчиков 9, 11 и 13, кроме того блок управления 23 содержит демультиплексор 41, первый и второй реги- 55 стры 42 и 43, счетчик 44, первый, второй и третий D-триггеры 45-47, первый, второй и третий RS-триггеры

соединен с первыми входами логических элементов ИЛИ 52 и 53, вторым входом логического элемента И-ИЛИ 62, второй выход - с тактовым входом D-триггера 46, входом логического элемента И 58 и третьим входом логического элемента И-ИПИ 62, третий выход - с тактовым входом D-триггера 48-50, иерньт, , третий, четвертый и пятый логические элементы ИЛИ 51-55, nepBhiti, второй и третий логические элементы И 56-58, первый, второй и третий логические элементы И-НЕ 59-61, логический элемент И-ИЛИ 62, причем, информационный вход блока 23 управления соединен с информационным входом демультиплексора 41, командный вход - с первыми входами логических элементов И-НЕ 59 и ИЛИ 51, первый синхровход - cS-входом RSтриггера 48 и R-входом RS-триггера 49, второй синхровход - с входом данных регистра 42 и тактовым входом счетчика 44, третий синхровход - с 7 т входом данных регистра 43, четвертый синхровход - с тактовыми входами регистров 42 и 43 D-триггера 45, первыми входами логического элемента И-ИЛИ 62 и логического элемента И-НЕ 60, первый управляющий выход соединен с выходом логического элемента ИЛИ 52, и первым управляющим входом демультиплексора 41, второй управляющий выход - с выходом логического элемента ИЛИ 53, и вторым управляющим входом демультиплексора 41, командный выход - с выходом D-триггера 46 и первым входом логического элемента И 56, выход перезаписи - с первым выходом регистра 43, тактовый выход - с выходом логического элемента И-FiE 60, установочный выход - с выходом логического элемента 1-ШИ 54,выход разрешения записи - с вторым выходом регистра 43, выход разрешения считывания - с выходом логического элемента И-ИЛИ 62, выход строба - с выходом RS-триггера 48, первым входом логического элемента И-НЕ 61, с вторым входом логического элемента И 36, и вторым входом логического элемента И-НЕ 59, выход сброса -, с третьим выходом регистра 43, первьгй выход демультиплексора 41 подключен к входу данных D-триггера 46, второй выход - к входу данных D-триггера 47, третий выход - к входу данных D-триг45, первый выход регистра 42 А7 н вторым нходом логичоскосо элемента И-НЕ 61, четвертый выход - с первым входом логического элемента ИЛИ 54, иятьп выход - с S-входом RS-триггера А9 и третьим входом логического элемента И 56, выход логи ческого элемента И-НЕ 61 пoдключeE к S-входу D-триггера 47, выход которого соединен с вторым входам логического элемента ИЛИ 54, выход логического элемента ИЛИ 55 подключен к S-входу f S-триггера 50, выход которого соединен с вторым входом логического элемента И-НЕ 60, входом логического элемента И 57 и четвертым входом логического элемен та И-ИЛИ 62, выход D-триггера 45 по ключен к первому входу логического элемента ИПИ 5.5, а R-вход - к выход RS-триггера 49, выход логического элемента И 57 подключен к второму входу логического элемента ИЛИ 52, выход логического элемента ИЛИ 51 подключен к R-входу RS-триггера 50, выход логического элемента И-НЕ 59 подключен к второму входу логическо элемента ИЛИ 55, выход логического элемента И 56 подключен к второму входу логического элемента ИЛИ 5I, выход счетчика 44 подключен к R-вхо ду RS-триггера 48, выход логическог элемента И 58 подключен к второму входу логического элемента ИЛИ 53, кроме.того, блок управления 24 соде жит первый, второй, третий, четвертый и пятьй логические элементы И-Н 63-67 и инвертор 68, причем первый вход логического элемента И-НЕ 63 подключен к первому входу, второй вход - к второму входу блока 24 управления, а выход подключен к перво му входу логического элемента И-НЕ 64 и входу инвертора 68, второй вхо логического элемента И-НЕ 64 подклю чен к первому входу логического зле мента И-НЕ 6.5 и является третьим вх дом блока 24 управления, а выход к первому входу логического элемента И-НЕ 66, второй вход которого соединен с первым входом логическог элемента И-НЕ 67 и является четвер тым входом блока 24 управления, а выход является первым выходом блок 24 управления, второй вход логического элемента И-НЕ 65 соединен с вы ходом инвертора 68, а выход - с вто рым входом логического элемента И-Н 67, выход которого является вторым 746 выходом б.гюкл управления 24, крсме того, MyjnjTHiiJieKi.uip 7 содержит первый и второй дополнительные мультиплексоры 69 и 70, причем Г1е1)вый, второй и третий 8холы мультиплексора 69 являются соответственно первым, вторым и третьим входами му:п ти лексора 7, четвертый вход мультиплексора 69 соединен с выходом siyjnjTHii.neKсора 70, первый и второй входы KOioрого являются соответственно четвертым и пятым входами мультип.чексора 7, первый и второй управляющие входы мультиплексора 69 являются соответственно первым и вторым управляющими входами мультиплексора 7, а выход мультиплексора 69 является выходом мультиплексора 7. Цифровой компенсатор выпадений тв левизионного сигнала яркости работает следующим сзбразом. Входной цифровой телевизионный сигнал, распараллеленный на m каналов для согласования скорости цифрового потока с быстродействием микросхем памяти ЗУЛВ (запоминающих устройств с ароизвольной выборкой) и претерпевающий при этом полезн -ю для дальнейшего задержку, от первого входа устройст1за поступает для хранения в первый блок 1 памяти, Ло мере последовательного ввода п т-битных параллельных слов в р-е ряды ячеек первого блока 1 памяти на седьмой вход устройства непрерывно поступает информация о наличии или отсутствии выпадений в воспроизводимом телевизионпом сигнале. Синхронно с появлением выпадений с выхода буферного формирователя 19 на информационные входы третьего, четвертого и пятого блоков 20-22 памяти . начинает поступать сигнал логической единицы. Информация о выпадении группы бит в р-и строке поступает на седьмой вход устройства, а следовательно, записывается в блоки 20-22 памяти с некоторым опережением, а именно: если выпадающий участок телевизионной строки, содержащий N бит, начинает записываться в первый блок 1 памяти и в некоторьй момент времени, то информация об этом событии в блоки 2022 начинает поступать на д, тактов раньше ( не). Напротив, информация о конце выпадения намеренно дается с запаздыванием на ut тактов 7 (60 не). Таким образом, при выпаде нии в телевизионном сигнале ut тактов сигнал с выхода буферного форми рователя 19 оказывается по длительности равным At,+i.t+it тактов, что позволяет охватить во времени выпав ший участок телевизионной строки с обеих сторон, исключив тем самым возможность появления визуально заметных искажений. Одновременно формирователь 18 сигнала выпадений, выполненный на RS-триггере, формирует команду для записи в блок 17 памяти, независимо от количества и длительнооти выпадений в р-и телевизионной строке, реагируя только на команду, поданную в момент появления в данной строке пер вого выпадения. При наличии такой команды от буферного формирователя 19 на выходе формирователя 18 появляется сигнал логической единицы, который сохраняется там вплоть до окончания процесса записи в блок 17 памяти. Соответствующая команда для этого на управляющий вход блока 17 памяти подается с выхода сброса блока 23 управления (выход FD О 18, фиг. 2 и 5 г). Информация о наличии в р-и телевизионной строке одного или нескольких выпадений должна быть записана в р-ю ячейку блока 17 памяти по команде разрешения записи (фиг. 5 в и выход WERAM 17, фиг. 2) после окончания записи цифровой теле визионной строки в р-е ряды ячеек первого блока 1 памяти, а именно во время строчного гасящего интервала, находящегося между р-и и (р+1)-й строками. Но смена адресов записи совпадает с моментом прихода очередного строчного импульса на пятый вход устройства, поэтому необходим регистр 6, позволяющий сохранять адрес р-X рядов ячеек блока 1 памяти (адрес р-й ячейки блока 17 памяти) и после указанного момента времени. Необходимый для перезаписи сигнал по дается от блока 23 управления на так товый вход регистра 6 (фиг. 5 б и вы ход RG 6, фиг. 2). Этим обеспечивает ся запись требуемой информации в р-ю ячейку блока 17 памяти. Последовательно считывание п-габитных параллельных слов из р-х рядов ячеек блока 1 памяти сопровождается считыванием из блоков памяти 20-22 информации, несущей сведения 748 06обнаруженных местах выпадений одновременЕЮ в трех строках: р -и, (р-1)-й и (р+1)-и. Такой режим обеспечивается предустановкой счетчиков 9,11 и 13 адресов считывания в момент прихода полевого опорного импульса соответственно в нулевое, в (0-1)-е и в(0+1)-е состояние. Анализ поступающей информации производится в блоке управления 24, работа которого заключается к следующем. При отсутствии выпадений в р -и телевизионной строке на управляющие входы мультиплексора 7 поступает кодовая команда, вызывающая в моменты считывания, всегда перемежающиеся моментами записи, коммутацию выхода второго счетчика 9 адресов считывания со старшим адресным входом блока 1 памяти (р-е состояние мультиплексора 7, табл. 2, фиг. 4). В момент появления на выходе блока 20 памяти информации о наличии выпадения в р-и телевизионной строке (фиг. 4в) по команде блока 24 управления (фиг. Зи4 е,ж, 3; и табл. 1) производится переключение выхода мультиплексора 7 с первого на второй его вход (p-l)-e состояние мультиплексора 7 (фиг. 4, табл. 2). При этом производится считывание информации не из р-X, а из (p-l)-x рядов ячеек блока 1 памяти, или, что то же, начинается замещение выпавшего участка р-и телевизионной строки аналогичным (по номерам выпавших бит) участком предыдущей строки. Если, начиная с некоторого момента времени, после перехода на считывание (р-1)-й телевизионной строки в ней также обнаруживается вьптадение, а в р-и телевизионной строке выпадение еще не окончилось (фиг. 4 в,г), либо в момент появления выпадений в р-и телевизионной строке уже зафиксировано (в результате анализа информации с выхода блока 21 памяти), что аналогичные биты в (р-1)-й телевизионной строке являются выпавшими, блок 24 управления переводит мультиплексор 7в (р+1)-е состояние (фиг. 4, табл. 1 и 2), обеспечивающее считывание уже из (р+1)-х рядов ячеек блока I памяти, для чего производится комутация третьего входа мультиплексоа 7 с его выходом. Если же и переход на считывание нформации из (p+i)-й телевизионной у cTDiiKu ч.1мен шлнаншнх опт и р -ii и p-i. телепизяошгых строках оказыипечс.я неиозможным, так как п (р+1)те.11ени:.икинон строке с помощьто блока 22 памяти (обнаружено выпадение (фиг. 4 д и табл. 1), перекрывающееся во времени с выпадением в р п и (р-1)-й телевизионных строках, мультиплексор 7 переводится в состояние VAR (фиг. 4, табл. 2), выражающееся в коммутации его выхода с пятый входом . В j io6oM случае окончание вьшадения в р -и трггевизионной строке переВОДИТ мультиплексор 7 в р-и состояние, окончание выпадения в (р-1)-й телевизионной строке при наличии выпадения в р -и переводит мультиплексор 7 в (p-l)-e состояние, а окошание выпадения в (р + 1)-й строке при наличии выпадения в р -и и (р-)переводит мультиплексор 7 из состояния VAR в {р+1)-е состояние (фиг.5 а 3, фиг. 4 а-г и табл. 1). В то время как информационная емкость т-канального блока 1 памяти составляет m-n-p бит, а информационные емкости одноканальных блоков памяти 20-22 - п-р бит, информационная емкость блока 17 памяти выбирается равной р бит. Этой информационной ем кости достаточно для правильного фун ционирования блока 23 управления, работающего следующим образом. Во время строчного гасящего интервала, находящегося между (р-1)-й и р-и строками блок 23 управления (фиг. 2 в тактовый момент времени выдает косдовую команду на мультиплексор Ь, коммутирующую второй его вход с выхо дом (фиг. 6а ,S,&, и табл. 3). При этом с помощью импульса разрешения считывания (фиг. 2, выход RERAJVi 17) вырабатываемого в блоке управления 23 (см. фиг. 6г), производится считы вание из блока 1 7 памяти по р -му ад ресу, который к этому времени утке установился на выходе счетчика 9, и формации о наличии или отсутствии выпадений в j) -и телевизионной строке (фиг. 6ij). Эта информация поступ ет на демультиплексор 41 (фиг. 2) блока управления 23, где дешифрируе ся в соответствии с набранным кодом и далее следует на вход данных D-триг гера 46, где в тактовый момент врем ни происходит на перетактирование 741 (фиг. 6к). Ислучешитя инфогльщия направляется на командны . вых(л жа 23 управления для исполгэчонания н цифровом компенсаторе выпадений носпроизводимого телевизионного сигнала яркости. В очередной тактовый момент времени блок 23 управления выдает кодовую команду (фиг. 7 а ,S,e,ij, табл. 3) на мультиплексор 5, коммутирующую четвертьп его вход с выходом. При этом с помощью импульса разрешения считывания, вырабатываемого в блоке 23 управления (фиг. 6,:), производится считывание из блока 17 памяти по (р-2)-му адресу, который к этому времени уже установился на выходе счетчика 25. Такой адрес на выходе счетчика 25 обеспечивается его предустановкой в .(0-2)-е состояние в момент прихода полевого опорного импульса параллельно с предустановкой счетчика 9 в нулевое состояние, третьего 11 - в (0-1)-е, а четвертого 13 - в (0+1)-е. Информация о наличии или отсутствии выпадений в (р-2)-й телевизионной строке (фиг. 6 о,) поступает на демультиплексор 41 блока управления 23, где дешифрируется в соответствии С набранным кодом и далее следует на вход данных триггера 47 , где в тактовый момент времени происходит ее перетактирование. Полученная информация поступает на первый вход логического элемента 54 блока 23 управления. Если выпадения в ( телевизионной строке не обнаружены, то в очередной тактовый момент времени происходит предустановка счетчика 16 в (р-2)-е состояние (фиг. бе). Если же полученная информация о наличии выпадений в (р-2)-й телевизионной строке, то тактовый импульс с четвертого выхода регистра 42 не проходит через логический элемент 54 и предустановки счетчика 16 не происходит. При этом в нем сохраняется адрес чистой от выпадения строки. Счетчик 16 остается в этом положении до момента смыкания адресов записи, поступающих от счетчика 15 и адресов считывания с выходов счетчика 16. При смыкании адресов блок 14 сравнения вьщает импульс, переводящий блок 23 управления в режим поиска. Указанный импульс поступает ч1 на вход логического элемента И-НЕ 59 (фиг. 6ж) и далее, на R-вход RS-триг гера 50, вырабатывающий командный сигнал (фиг. 6г), которьй поступает на вход блока управления вторым муль типлексором 5. Это является сигналом для блока 23 управления о выдаче кодовой команды на мультиплексор 5, коммутирующий его выход с выходом (фиг. 6а,8,Е, табл. 3). Одно временно команда с выхода RS-триггера 50 (фиг. 2) поступает на первый вход логического элемента И-НЕ 60 и разрешает прохождение на выход пачки тактовых импульсов (фиг. 6и), -идущих на счетньй вход счетчика 16. В результате производится перебор адресов в счетчике 16, который через мультиплексор 5 подключается к блоку 17 памяти. При этом происходит считыва ние по перебиваемым адресам при пом щи импульсов разрешения считывания, поступающих с логического элемента И-ИЛИ 62. Информация о наличии вып даний поступает на демульт.иплексор 41 блока 23 управления, где в соответствии с кодовой командой дешифруется и поступает на вход данных D-триггера 45. Этот режим продолжается до тех пор, пока с выхода Dтриггера 45 не поступит информация об обнаружении чистой от выпадени телевизионной строки. Информация об этом событии поступает через логический элемент ИЛИ 55 на S-вход RSтриггера 50 и прекращает дальнейший перебор адресов на выходе счетчика 16. На этом внутри рассматриваемого строчного гасящего интервала работы блока управления 23 заканчивается, так как на выходе счетчика 16 зафиксирован адрес чистой, свободной от выпадений телевизионной строки. Если,несмотря на поиск по указанной методике,в пределах,всейинформа ционной емкости блока 17 памяти не нашлось ни одного бита информации, свидетельствующего о нахождении в этот момент в массиве блока 1 памяти чистого ряда ячеек, блок управления 23 продолжает поиск. Возникшая ситуация свидетельствует либо о неправильной, аварийной работе систем видеомагнитофона, например системы автотрекинга, осуществляющей слежение за строчкой записи, либо о крайне низком, несоответствующем стан7412дарту, качестве видеоленты. И в том, и в другом случае считывание из всех ячеек блока 17 памяти информации о наличии в соответствующих строках вьтадений может отражать как факт появления длительного выпадения, превышающего информационную емкость блока 1 памяти, так и множества коротких выпадений, поражающих каждую телевизионную строку. Поэтому существует .конечная вероятность замещения выпавших одновременно групп бит в р -X, (р-1 )-х и (р+1)-х рядах ячеек блока 1 памяти группами бит из (р-2)-х рядов ячеек, не поврежденных выпадениями. Процесс длится до тех пор, пока в блок 17 памяти не запишется хотя бы один бит информации, свидетельствующий о записи в блоке 1 памяти чистого ряда ячеек, Для исключения визуально неприемлемого замещения выпадении в первых активных строках поля из черных строк,-расположенных в полевом гасящем интервале в устройстве предусмотрено, что в момент прихода на второй вход полевого опорного импульса, вырабатываемого во время строчного гасящего интервала, предшествующего первой активной строке поля (фиг.7 а, 5), осуществляется предустановка счетчика 25 в (0-2)-е, а счетчика 9 в 0-е состояние. Начиная с этого момента времени, блок 23 управления формирует строб длительностью в две телевизионные строки, запрешающий считывание из блоков памяти 21 и 22 (фиг. 7в). Для блока 24 управления это равнозначно наличию выпадения в (р-1)-м и (р+ + 1 )-м каналах. Поэтому в соответствии с табл. 2 на фиг. 4 мультиплексор 7 переводится либо в р-е состояние (при отсутствии выпадений в р -и строке), либо в состояние V4R (при наличии выпадения в р-и строке). В следующий тактовый момент времени блок 23 управления выдает кодовую команду на мультиплексор 5, коммутирующий второй его вход с выходом (фиг. 7а,1,(, фиг. 6, табл. 3). При этом с помощью импульса разрешения, вырабатываемого в блоке 23 управле- ния, производится считывание из нулег вой ячейки блока 17 памяти, в которой содержится информация о наличии или отсутствии выпадений в первой активной строке поля (фиг, 6). 5 HeijijcptJUC-rHenHo (юслс описанных процес.сон проия1и)лится лрииудитель1гая редустлно}л а счетчика 16 в (0--2)-е состояние, уже установившееся на выходе счетчика 25, Для этого искусственно создается ситуация, когда (р-2)-я строка считывается свободной ,от пынадений независимо от считанной из блока 17 памяти информации. На Я-вход D-триггера 47 фиг. 2 принудительно нодается импульс с выхода логического элемента 61 (см. фиг. 7ж). Такая операция необходима для обеспечения однозначности при рпботе со счетчиком 16. В случае отсутствия выпадений в первой активной строке поля устрой ство обеспечивает, как обычно, считы вание нулевого ряда ячеек блока 1 па мяти, в которых содержится информация об этой строке. При наличии выпадений в первой активной строке поля блок 23 управле ния в тактовый момент времени перехо цит в режим поиска. Для этого на выходе логического элемента И 56 (фиг. 2) формируется импульс (фиг.7е который поступает на вход логического элемента ШШ 51 и далее на R-вход RS-триггера 50, формирующего команду на поиск. Целью поиска в этом случае является нахождение чистой, свобод ной от Езыпаде 1ий телевизионной строки срел,и последуюнщх активных строк ;поля. Ограничением зоны поиска здес служит момент совпадения состояния счетчика 15, который фиксируется бло ком 14 сравнения. Для исключения воз можности считывания из (0-1)-й черной строки в блоке 23 управления с помощью RS-триггера 49 организуется стробирующий импульс (фиг. 7|) , поступающий далее на R-вход D-тригге-ра 45. Этот сигнал принудительно переводит D-триггер 45 в состояние ло гической едини1 ;ы независимо от данны на его входе. При этом принимается решение о наличии выпадения по (0-1 )-муадресу. Сигналом, ограничивающим зону поиска в первых двух активных .строках лоля, служит импульс, вырабатываемый а блоке 14 сравнения адресов. Этот сигнал поступает на стробирующий логический элемент И-НЕ 59 и далее через логический элемент ИЛИ 55 на :)-вход RR-триггера 50. среди перебираемых адресов первых активных строк поля в зоне поиска не обнаруживается ни одного адреса ячейки, содержащей информацию о чистой строке, то в счетчике 16 сохраняется последний перебираемьй адрес. В этом случае при обращении с помощью мультиплексора 7 к этому счетчику существует конечная вероятность того, что короткие выпадания, содержащиеся в первой активной строке поля и строке, информация о которой содержится в ряде ячеек блока 1 памяти по адресу, записанному в счетчике 16, совпадают. Поэтому и в этом случае существует конечная вероятность качественной компенсации выпадений воспроизводимого телевизионного сигнала яркости. Аналогичные описанным операции производятся и для второй активной строки поля. Правильная работа цифрового компенсатора выпадений воспроизводимого телевизионного сигнала яркости обеспечивается с помощью импульсов синхронизации, поступающих с второго, третьего, четвертого, пятого и щестого входов предлагаемого устройства. Высокая тактовая частота f подается на формирователь 26. Здесь в первый разряд логической единицы в момент прихода полевого опорного импульса позволяет сформировать необходимые четыре сдвинутые друг относительно друга тактовые последовательности частоты fg/4. Формирователи 27 и 29 сигналов записи и считывания соответственно ,.а также формирователи 31 и 30 разреше ния записи и разрешения считывания соответственно представляют собой ключевые каскады,выполненные на логических элементах И. Их включение в состав устройства обеспечивает запись в блок 1 памяти и считывания из него только активных строк телевизионного сигнала. Формирователь 28, выполненный на RS-триггере, формирует сигнал меандровой структуры, определяющий для блоков 1,20,2 и 22 памяти моменты записи и считывания (фиг. 4S) , Таким образом, удается повысить качество работы цифрового компенсатора выпадений воспроизводимого телевизионного сигнала яркости путем обеспечения замещения выпавших участков телевизионной строки информацией

15

как из предшествулицих, так и из послед пощих строк.

Формула изобретения

1. Цифровой компенсатор выпадений телевизионного сигнала яркости, содержащий первый блок памяти, информационные входы которого являются первым входом компенсатора, выходы выходами компенсатора младший адресный вход подключен к выходу первого мультиплексора, первый и второй счетчики адресов считывания, установочные входы которых подключены к установоч- 55 ному входу формирователя тактовых последовательностеи, который является вторым входом компенсатора, а тактовый вход первого счетчика адресов считывания подключен к выходу формирователя сигнала считывания, первый и второй счетчики адресов записи, установочные входы которых объединены и являются третьим входом компенсатора, а тактовый вход первого счет-25 и

чика адресов записи подключен к выходу формирователя сигнала записиj формирователь сигнала разрешения считывания, тактовый вход которого подключен к первому выходу формирователязо

тактовых последовательностей, вход стробирования объединен с входом стробирования формирователя сигнала считывания и является четвертым входом компенсатора, а выход соединен с входом разрешения считывания первого блока памяти, формирователь сигнала разрешения записи, тактовьш вход которого подключен к второму выходу формирователя тактовых последовательностей, вход стробирования соединен с входом стробирования формирователя сигнала записи и является пятым входом компенсатора, а выход соединен с входом разрешения записи

первого блока памяти, формирователь

I

сигналов управления мультиплексорами выход которого подключен к входу управления первого мультиплексора, а первый тактовый вход объединен с тактовым входом формирователя сигнала записи и подключен к третьему выходу формирователя тактовых.последовательностей , четвертьш выход которого соединен с тактовым входом форми- 55входу регистра, тактовый и установочрователя сигнала считывания и вторымный выходы - соответственно к тактотактовым входом формирователя сигна-вому и установочному входам пятого

ла управления мультиплексорами, асчетчика адресов считывания, выход

/,1 6

тактовый вход яиляется iiiecriiiM входом компенсатора, второй блок памяти, информационный nxtiji которого через формирователь сигнала выпадения подключен к выходу буферного формирователя, вход к(1торого является седьмым входом компенсатора, второй мультиплексор, первый информационньп вход которого подключен к выходу регистР, о т л и ч а ю щ и и с я тем, что, с целью повышения точности компенсации, в него введены трети, четвертый, пятьи и шестой мультиплексоры, третий, четвертый и пятый

ния, третий, четвертый, пятый и шестой счетчики адресов считывания,- причем старшие адресные входы первого блока памяти подключены к выходам третьего мультиплексора, первая группа входов которого подключена к выходу второго счетчика адресов считывания и первому входу четвертого

соров, вторая труппа входов - к выходу третьего счетчика адресов считывания и первому входу пятого мультиплексора, третья группа входов - к

считывания и первому входу шестого мультиплексора, четвертая группа входов - к выходу второго счетчика адресов записи, первому входу блока сравнения адресов, входу регистра, вторым входам четвертого, пятого и шестого мультиплексоров, пятая группа входов - к выходу пятого счетчика адресов считывания, второму входу блока сравнения адресов и третьему

входу второго мультиплексора, адресный вход второго блока памяти подключен к выходу второго мультиплексора, выход и входы разрешения записи и считывания подключены соответственно к информационному входу и выходам разрешения первого блока управления, первый и второй управляющие выходы которого подключены соответственно к-первому и второму управляющим входам второго мультилексора, командный выход является омандным выходом компенсатора, выход ерезаписи подключен к тактовому блоки памяти, блок сравнения адресов, первый и второй блоки управлевторому входу второго мультиплеквыходу четвертого счетчика адресов вертого и пятого блоков памяти, выхо сброса - к управляющему входу формирователя сигнала выпадения, командный вход - к выходу блока сравнения адресов, а три синхровхода являются соответственно вторым, четвертым и пятым входами компенсатора, четвертыи синхровход - к второму выходу формирователя тактовых последователь ностей, младшиеадресные входы третьего, четвертого и пятого блоков памяти подключены к выходу первого мультиплексора, а выходы - к информационным входам второго блока управ ления, информационные входы - к выхо ду буферного формирователя, вход , разрешения записи - к выходу формирователя сигнала разрешения записи, а входами разрешения считывания к выходу формирователя сигнала разрешения считывания, входы управления четвертого, пятого и шестого мультиплексоров подключены к входам управления первого мультиплексора и второго блока управления, выходы переноса первых счетчиков записи и считывания подключены к тактовым входам соответственно второго счетчи ка адресов записи и второго, третьего, четвертого и шестого счетчиков адресов считывания, адресный выход шестого счетчика адресов считывания подключен к входу предустановки пято го счетчика адресов считывания и. к четвертому входу второго мультиплексора, а установочный вход -- к устано вочным входам третьего и четвертого счетчиков адресов считывания, первый второй и третий управляющие входы третьего мультиплексора соединены соответственно с первым, вторьп«1 и третьим выходами второго блока управ ления . 2. Компенсатор по п. 1, о т л ичающийся тем, что первый бло управления содержит демультиплексор два регистра, счетчик, три D-триггера, три RS-триггера, пять логических элементов ИЛИ, три логических элемен та И, три логических элемента И-НЕ и логический элемент И-ИЛИ, причем информационный вход демультиплексора является информационным входом первого блока управления, первые входы первых логических элементов И-НЕ и ИЛИ объединены и являются его команд ным входом, S-вход первого и R-вход ются его первым синхровходом, вход данных первого регистра и так-;;чый вход счетчика объединены и я вляются вторым синхровходом первого блока управления, вход данных второго регистра является третьим синхровходом первого блока управления, тактовые входы первого и второго регистров, тактовьй вход первого Dтриггера, первый вход логического элемента И-ИЛИ и первый вход второго логического элемента И-НЕ объединены и являются его четвертым синхровходом, выход второго логического элемента ИЛИ и первого управляющего входа демультиплексора объединены и являются первым управляющим выходом первого блока управления, выход третьего логического элемента ИЛИ и второй управляющий вход демультиплексора объединены и являются его вторым управляющим выходом, выход второго D-триггера и первый вход первого логического элемента И объединены и являются его командным выходом, первый выход второго регистра является его выходом перезаписи, выход второго логического элемента И-НЕ является его тактовым выходом, выход четвертого логического элемента ИЛИ его установочным выходом, второй выход второго регистра - его выходом разрешения , выход логического элемента И-ИЛИ - его выходом разрешения считывания, выход первого RSтриггера, первый вход третьего логического элемента И-НЕ, второй вход первого логического элемента И и-второй вход первого логического элемента И-НЕ объединены и являются его выходом строба, третий выход второго регистра - его выходом сброса, первый выход демультиплексора подключен к входу данных второго D-триггера, второй выход - к входу данных третьего D-триггера, третий выход к входу данных первого D-триггера, первый выход первого регистра соединен с первым входом второго и третьего логических элементов ИЛИ, вторым входом логического элемента ИИЛИ, второй выход - с тактовым входом второго D-триггера, входом третьего логического элемента И и третьим входом логического элемента ,И-ИЛИ, третий выход - с тактовым входом третьего D-триггера и вторым входом третьего логического элеменI 12

та Il-Hh , четвер1ый ь1ход - с первым входом (pToro логичес;ко1о элемента ИЛИ, пятый с S-входом второго RS-триггера и с третьим входом первого логического элемента И, выход третьего логического элемента И-НЕ подключен к S-входу третьего D-триггера, выход которого соединен с вторым входом четвертого логического элемента ИЛИ, выход пятого логического элемента ИЛИ подключен к S-входу третьего RS-триггера, выход которого соединенн с вторым входом второго логического элемента И-НЕ, входом второго логического элемента И и четвертым входом логического элемента И-НЕ выход первого D-триггера подключен к первому входу пятого логического элемента ИЛИ, а R-вход - к выходу второго RS-триггера, выход второго логического элемента И подключен к второму входу второго логического элемента ИЛИ, выход третьего логичесi ого элемента И подключен к второму входу третьего логического элемента ИЛИ, выход первого логического элемента ИЛИ подключен к Н-входу третьего RS-триггера, выход первого логического элемента И-НЕ подключен к второму входу пятого логического элемента ИЛИ, выход перваго логического элемента И подключен к второму входу первого логического элемента ИЛИ, выход счетчика подключен к Rвходу первого RS-триггера, выход третьего логического элемента И подключен к второму входу третьего логического элемента ИЛИ.

3. Компенсатор по п. 1, о т л ичающийся тем, что второй блок управления содержит пять логических элементов И-НЕ и инвертор, причем первый вход первого логического элемента И-НЕ является первьм входом второго блока управления и объединен

7420

с его третьим выходом, второй вход является вторым входом второго блока управления, а выход соединен с входо второго логического элемента И-НЕ и входом инвертора, второй вход второго логического элемента И-НЕ подключен к первому входу третьего логического элемента И-НЕ и является третьим входом второго блока управления а выход - к первому входу четвертого логического элемента И-НЕ, второй вход которого подключен к первому входу пятого логического элемента И-НЕ и является четвертым входом второго блока управления, а выход является первым входом второго блока управления, второй вход третьего логического элемента И-НЕ подключен к выходу инвертора, а выход - к второму входу пятого логического элемента И-НЕ, выход которого является вторым выходом второго блока управления 4. Компенсатор по п. 1, о т л и чающийся тем, что третий мультиплексор содержит первый и второй дополнительные мультиплексоры, причем первый, второй и третий.входы первого дополнительного мультиплексора являются соответственно первым, вторым и третьим входами третьего мультиплексора, четвертый вход соединен с выходом второго дополнительного мультиплексора, первый и второй входы которого являются соответственно четвертым и пятым входами третьего мультиплексора, первый и второй управляющие входы первого дополнительного мультиплексора являются соответственно первым и вторым управляющими входами, а выход - вьйсодом третьего мультиплексора, а управляющий вход второго дополнительного мультиплексора является третьим управляющим входом третьего мультиплексора .

Изобретение относится к радиотехнике и может использоваться в цифровых устройствах обработки телевиг зионного сигнала (ТВС). Повьшается точность компенсации. Компенсатор содержит блоки памяти (ВП) 1, 17, 20, 21, 22, мультиплексоры 2,5,7,8,10, 12, счетчики 3 и 15 адресов записи, счетчики 4,9,11,13,16,25 адресов считывания, регистр 6, блок 14 сравнения адресов, формирователь 18 сигнала выпадения, буферный формирователь 19, блоки 23,24 управления, формирователь 26 тактовых последовательностей, формирователь 27 сигналов записи, формирователь 28 сигналов управления мультиплексорами, формирователь 29 сигнала считывания, формирователь 30 сигнала разрешения считывания ,формирователь 31 сигнала разрешения записи. На вход 32 подается . цифровой ТВС, на вход 33 - установочный сигнал, на входы 35,36 - стробирующие сигналы, на вход-37 - тактовый сигнал. На вход 38 непрерывно поS ступает информация о наличии или отсутствии выпадений в воспроизводимом сл ТВС и записывается в БП 20-22 с некоторым опережением. Это позволяет охватить во времени выпавший участок телевизионной строки с обеих сторон, исключив тем самым возможность появления визуально заметных искажений . 3 3.п. ф-лы, 7 ил.

RAM1

А

1//7ра6/ енс/я СО 24 TcfS/}i/i4a f

CPU2.J

fty bmi/ /jcffcopa MS 7 Тод/ с/ца2

STH

- л

KAM17

Taff/n/ца uc/77Wf/oc/7Ti/ffe7ffo/n6/ /те/гёого (a floS/ e//ux CO2JuS/r7o/xzo /4i// ti/m/f7jtef(copo 5

ТаУлица J

ф1/г.5

(Duz.S

фиг. 7