Преобразователь постоянного напряжения Советский патент 1988 года по МПК H02M3/337 

ое ее

1

Изобретение относится к электротехнике, может быть использовано в системах первичного электропитания аппаратуры связи, а также во вторичных источниках питания устройств радиотехники, автоматики и вычислительной техники и- является усовершенствованием устройства по авт, св № 1265941.

Цель изобретения - расширение об- ласти применения путем увеличения глубины регулирования.

На фиг. I изображена схема преобразователя; на фиг. 2 - диаграммы напряжений, поясняющие работу преобразователя.

Преобразователь постоянного напряжения содержит подключенный к входны вьшодам устройства инвертор 1 с вы- ходным трансформатором, вьтрямитель 2, фильтр 3, выход которого подсоединен к выходным выводам устройства, а также блок 4 управления. Блок 4 управления содержит задающий генера- тор 5, фазорасщепитель 6, узел 7 задержки, соединенный с выходными вьшо дами устройства через цепь 8 обратной связи, логические элементы 9 и 10 совпадения, датчики П и 12 соетояния, предварительные усилители 13 и 14, триггер 15, синхронизирующий вход которого через логические элементы I6 и 17 соединен с выходами соответствующих логических элементов 9 и 10 совпадения, .а счетный вход является выходом компаратора 18, оди из выходов которого подключен к объединенным выходам датчиков 1 1 и 12 . состояния, а другой - к тем же объединенным выходам через интегрирующую цепь 19.

Преобразователь работает следующим образом.

На выходах фазорасщепителя 6 формируются прямоугольные импульсы (фиг.2а,б). Импульсы, показанные на фиг. 2а, составляют половину периода Т работы преобразователя и соответствуют максимальному времени проводимости силового транзистора верхнего плеча преобразователя. Импульсы, показанные на фиг. 26, соответствуют открытому состоянию силового транзистора .нижнего плеча.

На фиг. 2в,г показаны соответственно импул&сы на выхо,., датчиков 1 к 12 состояния.

0

5

0

Импульс отпирающего напряжения в блоке 4 управления формируется при наличии на входе элементов 9 и 10 совпадения сигналов с фазорасщепите- ля 6, счетного триггера 15 и узла 7 задержки. Снимаемый с триггера 15 импульс формируется по заднему фронту импульсов, снимаемых с выходов датчиков II и 12 состояния.

В момент времени t согласно алгоритму работы преобразователя.сигигш с фазовращателя 6, поступающий на . вход элемента 10 совпадения, принимает значение логического О. Отпирающий сигнал в базовой цепи силового транзистора нижнего плеча снимается и указанный транзистор начинает за- : крьшаться. Соответственно начинает уменьшаться напряжение на выходе датчика 12 состояния (фиг. 2г). Этот процесс заканчивается к моменту времени tj, хотя фактическое время выключения транзистора t- пунктиром, 5 фиг. 2в,г значительно меньше. Пог скольку триггер 15 не изменит своего состояния до момента, пока сигнал на выходе датчика состояния не уменьшается до О, то на время t задерживается включение транзистора верхнего плеча, тем самым уменьшается глубина регулирования и соответственно отдаваемая мощность в

2ut 1

0

5

1раз. Аналогичный процесс

происходит при выключении транзистора верхнего плеча (время at tx-ti, фиг.2в).

20

0

5

0

5

За время, пока транзистор одного из плеч находится во включенном состоянии, заряжается конденсатор интегрирующей цепи 19 до величины V (фиг. 2д, пунктир), это напряжение прикладьшается к одному из входов компаратора 18, а на другой его вход поступает напряжение непосредственно с объединенного выхода датчика 1I и 12 состояния. При выключении транзисторов в соответствующие моменты времени 11 и tr, когда напряжение на объединенном выходе датчиков II и 12 состояния уменьшается до значения V, происходит переключение компаратора 18, триггера 15 и последующих элементов схемы. Время 4t t/f-t в идеальном случае выбирается равным фактическому максимальному времени выключения транзисторов.

Изобретение относится к системам первичного электропитания аппаратуры связи, а также к вторичным источни- кай питания устройств радиотехники, автоматики и вычислительной техники. Цель изобретения - расширение области применения путем увеличения глубины регулирования. Блок управления содержит задающий генератор 5, фазорасщепитель 6, узел 7 задержки, цепь 8 обратной связи, логические элементы 9 и 10 совпадения, датчики 11 и 12 состояния силовых цепей транзисторов инвертора, предварительные усилители 13 и 14, триггер 15, логические элементы 16 и 17, компаратор 18 и интегрирующую цепочку 19. В качестве источника опорного сигнала используется источник основного сигнала, при этом основной сигнал поступает на второй вход компаратора 18 через линию задержки (интегрирующую цепоч ку 19). Это приводит к тому, что компаратор 18 отслеживает начало выключения силовых транзисторов без учета запаздьшания, вносимого трансформаторами тока датчиков 11 и 12 состояния силовых цепей транзисторов инвертора. 2 ил. (/ С