Буферное запоминающее устройство Советский патент 1989 года по МПК G11C11/00 G06F7/08 

1

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств ЭВМ.

Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения произвольного порядка считывания ин- , формации.

На фиг.1 представлена структурная схема буферного запоминающего устройства; на фиг.2 - функциональная схема блока памяти; на фиг.З - функциональная схема блока сортировки адресов; на фиг.4 - функциональная схема коммутатора.

Устройство (фиг.1) содержит блок 1 сортировки адресов, блок памяти 2, коммутатор 3, вход синхронизации 4, управляющий вход 5, адресные входы 6, информационный вход 7, информационный выход 8, шины 9( , 9,...,9П (п - количество ячеек памяти) управления памятью, шины 10 , 104,...,10 „, управления коммутатором 3, информационные шины 11, 11i,...11 л-1 и 12, 12а,..., 12 пн .

Блок 1 сортировки адресов (фиг.З) содержит узлы 134,13г,...,13М сравне- ния, каждый из которых содержит элемент И 14, триггер 15, регистр

4 1

СО СО

ел

Ј

16, элемент сравнения 17, элемент ИЛИ 18, коммутатор 19.

Коммутатор 3 (фиг,4) содержит элементы коммутации 3, , 32,...,3П.

Запоминающее устройство работает следующим образом.

Будем считать, что в блоке памяти 2 уже находится ранее записанный массив из п чисел, размещенных в ячейках памяти в соответствии с величинами поступивших с ними адресов. Вместе с поступлением по входу 7 первого числа нового массива по входу 6 поступает адрес(Указывающий, каким по порядку в данном массиве это число должно быть считано, а по входу 5 поступает сигнал, равный единице, который устанавливает все триггеры 15 в единицу, обеспечивая сдвиг ранее записанного массива вниз. Поопер- вому тактовому импульсу, поступившему по входу 4, выполняются следующие операции:

сдвиг в памяти ранее записанного массива из п чисел на одну ячейку вниз и считывание первого числа этого массива на выход 8;

запись в триггер 15 узла 13, сравнения единицы, которая сопровождает первый элемент нового массива чисел, поступающей по входу 5;

запись адреса первого числа нового массива в регистр 16 узла 13, - сравнения, причем сигнал разрешения записи в регистр 16 поступает на элемент И.14 от элемента ИЛИ 18, через который проходит единица с входа 5;

запись первого числа нового массива в ячейку 2, блока памяти 2 сигналом с выхода элемента И 14,

После этого по входу 7 поступает второе число нового массива, по входу 6 - его адрес, а по входу 5 - ноль. На элементе 17 сравнения узла 13 адрес второго числа сравнивается с адресом первого числа из регистра 16. Элемент 17 сравнения вырабатывает сигнал, который, проходя через элемент ИЛИ 18, управляет элементом И 14, коммутатором 19 и элементом коммутации 3 коммутатора 3. Если адрес второго числа больше адреса первого числа, схема сравнен вырабатывает сигнал, равный единице, который разрешает прохождение тактовых импульсов через элемент

0

5

0

5

55

0

5

0

45

50

И 14, пропускает через коммутатор 19 число из регистра 16, а через элемент коммутации 3, - число с выхода ячейки 2, блока памяти 2. Если адрес второго числа меньше адреса первого числа, элемент сравнения 17 вырабатывает сигнал, равный нулю, который закрывает элемент И 14, пропускает через коммутатор 19 число с входа 6, а через элемент коммутации 3, - число с входа 8.

По второму тактовому импульсу выполняются следующие операции:

сдвиг в памяти ранее записанного массива из п-1 числа на одну ячейку вниз и считыв-ание второго числа этого массива;

запись единицы, которая сопровождает первый элемент нового массива чисел, из триггера 15 узла 13, в триггер 15 узла 13, запись нуля с входа 5 в триггер, 15 узла 13, сравнения;

запись адреса второго числа нового массива в регистр 16 узла 13 уравнения и самого второго числа в ячейку 2, памяти сигналом с выхода элемента И 14 узла 132, если адрес второго числа меньше адреса первого числа, или запись адресов первого и второго чисел в регистры 16 соответственно узлов 13 и 13, и запись первого и второго чисел соответственно в ячейки 2 и 2, памяти, если адрес второго числа больше адреса первого числа. ,

После прихода (п-1)-го импульса по входу 7 поступает n-е число нового массива, по входу 6 - его адрес, а по входу 5 - ноль. На элементах 17 сравнения узлов 13i (i 1, 2,...,п-1) адрес n-го числа сравнивается с адресами 1-го, 2-го,..,, (п-1)-го чисел, хранящимися в регистрах 16 узлов 131. Элементы 17 сравнения узлов 131 вырабатывают сигналы 0 или 1 в зависимости от того, меньше или больше адрес п-го числа, чем адрес, который хранится в регистре 16 узла 131.

По n-му тактовому импульсу выполняются следующие операции:

считывание последнего числа ранее записанного массива;

запись единицы из триггера 15 узла 13h-i в триггер 15 учла 13п, запись нуля из входа 5 в триггер 15 узла 13, сравнения;

запись адреса n-го числа нового массива и запись n-го числа нового массива соответственно в регистр 16 узла 13j и ячейку 2j памяти, причем значение j равно адресу n-го числа нового массива, и сдвиг адресов и чисел с j-ro до (п-1)-го вниз на одну ячейку.

Таким образом, после прихода п-го импульса в запоминающем устройстве будет запомнен массив из п чисел, которые размещены в ячейках памяти в соответствии с величинами их адресов. В следующем тактовом импульсе можно начинать считывание этого массива чисел и запись нового массива.

Формула изобретен и я

1.Буферное запоминающее устройство, содержащее блок памяти из п ячеек, причем информационный вход первой ячейки и выход n-й ячейки являются соответственно входом и выходом устройства, отличающе- е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения произвольного порядка считывания информации, в устройство введены блок сортировки адресов

и коммутатор, причем адресные входы, управляющий вход и вход синхронизации блока сортировки адресов явля- .ются одноименными входами устрой- ства, управляющие выходы первой груп ,пы с первого по n-й блока сортировки адресов соединены с входами записи соответствующих ячеек блока памяти, выходы ячеек блока памяти с первого по (п-1)-й подключены соответственно к информационным входам с второй по n-ю групп коммутатора, выходы которого с первого по (п-1)-й соединены с информационными входами ячеек блока памяти с второй по п-ю соответственно, информационные входы первой группы коммутатора подключены к информационному входу устройства, а управляющие входы коммутатора с первого по (п-1)-й соединены с соответствующими управляющими выходами второй группы блока сортировки адресов.

2.Устройство по п.1, отличающееся тем, что блок сортировки адресов содержит п узлов

5

0

5,

0

5

0

5

0

5

сравнения, причем каждый из них включает регистр, выходы которого соединены с информационными входами второй группы коммутатора и с входами второй группы элемента сравнения, выход которого подключен к второму входу элемента ИЛИ, первый вход которого соединен с информационным входом триггера, а выход подключен к управляющему входу коммутатора и к второму входу элемента И, выход которого соединен с синхровходом регистра, информационные входы регистра, входы первой группы элемента сравнения и информационные входы первой группй коммутатора каждого узла сравнения подключены к адресным входам блока сортировки адресов, первый вход элемента И и синхровход триггера каждого узла сравнения соединены с входом синхронизации блока сортировки адресов, установочные входы триггеров всех узлов сравнения и информационный вход триггера первого узла сравнения подключены к управляющему входу блока сортировки адресов, выход триггера и выходы коммутатора каждого предыдущего узла сравнения с первого по (п-1)-й соединены соответственно с информационным входом триггера и с информационными входами регистра каждого последующего узла сравнения с второго по n-й, выходы элементов И узлов сравнения с первого по n-й подключены к соответствующим управляющим выходам первой группы блока сортировки адресов, а выходы элементов ИЛИ узлов сравнения с первого по (п-1)-й соединены с соответствующими управляющими выходами второй группы блока сортировки адресов.

За Устройство по п.отличающееся тем, что коммутатор содержит (п-1) элементов коммутации, информационные входы первой группы которых соединены с информационными входами первой группы коммутатора, информационные входы второй группы элементов коммутации подключены к информационным входам с второй по n-ю групп коммутатора, управляющие входы и выходы элементов коммутации соединены с соответствующими одноименными входами и выходами коммутатора.

If

-fc.

« «

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств ЭВМ. Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения произвольного порядка считывания информации. Устройство содержит блок памяти, состоящий из N-ячеек, блок сортировки адресов и коммутатор. Блок сортировки адресов содержит N узлов сравнения, каждый из которых включает регистр, элемент сравнения, коммутатор, триггер, элемент И и элемент ИЛИ. Цель изобретения достигается тем, что запоминающее устройство организуется в виде многоразрядного сдвигового регистра, причем позиция очередного слова, записываемого в регистр, определяется сопровождающим его кодом адреса. В результате расположение информации в регистре автоматически упорядочивается по кодам адресов, от меньшего к большему. 2 з.п. ф-лы, 4 ил.

J le,,.

40

N3 I

I

ггЯ

ЈБ

ч

Ъ

ST1

l

П,