Устройство для вычисления непрерывно-логических функций Советский патент 1991 года по МПК G06F7/00 

Изобретение относится к вычислительной технике и моделирующим системам и предназначено для использования в вычислительных структурах, ориентированных на реализацию непрерывно-логических, расплывчатых и гибридных формул.

Цель изобретения - повышение быстродействия и расширение функциональных возможностей устройства за счет вычисления функций гибридной логики, которые могут быть разрывными.

На фиг. 1 приведена схема устройства; на фиг. 2 - схема блока вычисления порогового оператора; на фиг. 3 х то же, блока буферной памяти; на фиг. 4 - то же, блока ввода-вывода; на фиг. 5 - то же, блока управления.

Устройство содержит блок 1 ввода-вывода, блок 2 управления, управляющий вход-выход 3 устройства, информационный вход 4 устройства, информационный вход- выход 5 устройства, блок 6 вычисления порогового оператора, коммутатор 7, блок 8 буферной памяти.

Блок 6 вычисления порогового оператора содержит дешифратор 9, К регистров 10, первую группу из К элементов 11 сравнения, К коммутаторов 12, вторую группу из К-элементов 13 сравнения и регистр 14.

Блок 8 буферной памяти содержит с первого по третий регистры 15-17, с первого по третий узлы 18-20 памяти, с первого по третий мультиплексоры 21-23.

Блок 1 ввода-вывода содержит регистр 24 адреса, первый регистр 25 данных, узел 26 постоянной памяти, второй регистр 27 данных, первый и второй формирователи 28 и 29.

Блок 2 управления содержит счетчик 30, первый узел 31 постоянной памяти, второй узел 32 постоянной памяти, триггер 33, генератор 34 тактовых импульсов, элемент 35 сравнения, с первого по третий формирователи 36-38.

Устройство работает следующим обра- зом.

Работа начинается по сигналу, подаваемому через управляющий вход-выход 3 устройства и блок 1 ввода-вывода в блок 2 управления. Обмен устройства может осуществляться по известным протоколам интерфейса обмена. По этому сигналу триггер 33 переводит мультиплексоры 21-23 в режим записи, при этом, одновременно, на выходе формирователя 38 формируется сигнал запроса, ЦВМ, получив сигнал запроса, начинает выдавать коды управляющей программы, которая записывается в блок 8 памяти. Запись производится по коду (адресу), который через информационный вход 4 поступает на узел 26 и регистр 24. С выходов узла 26 поступают сигналы, соответствующие записи информации в узел 20 памяти. По сигналу, поступающему через вход-выход 3 в регистры 24 и 25, записывается адрес и данные, поступающие из внешней ЦВМ. Затем, с некоторой задержкой, определяемой формирователем 28, с выхода регистра 24 выдается адрес ячейки узла 24, а из регистра 25 - информация, которая должна быть записана по этому адресу. В узел 20 записывается управляющая программа устройства. Соответствующий массив чисел управляющей программы имеет следующий формат:

№М° команды Адрес Адрес 1APIAXI

..if.

МAFIАхк

где: НЛФ AFI - двоичный код номера непрерывно-логической функции F от переменных XiХк. Адреса AXIАхк двоичные

коды адресов переменных XiХк

Выдача кодов адресов с регистра 24 и кодов данных с регистра 25 производится по управляющим сигналам, поступающим от узла 26 синхронно с сигналом выборки В, который формируется формирователем 29.

После записи массива управляющей программы в узел 20 памяти происходит запись массива значений НЛФ заданных на множестве ситуаций (таблица истинности НЛФ) в узел 18 памяти.

Массив значений НЛФ FJ имеет вид:

где К - количество переменных.

Далее, приведены значения М, n, S для К 2, 3, 4, 5.

К 2 3 4 5

n 3 6 10 15 М 8 48 384 3840 S 2 3 3 4 Регистр 24 производит запись адреса 0 (вектора /(Ам, Ар), а в регистр 25 производится запись кода выходного вектора а . Адреса, соответствующие кодам а, состоят из log2M разрядов, задающих строки мас- сива значение НЛФ FI и t разрядов, характеризующих двоичный код количества различных НЛФ, применяемых при реализации алгоритмов вычисления непрерывно-логических функций (t log2N, где N - общее количество FI). После окончания процесса записи кодов - таблицы истинности НЛФ, происходит запись значений переменных Xi-Хк, входящих в НЛФ р. При этом у выражается суперпозицией от функций FI-FN, т.е.

p FiFN y9 Fi(XnXKI)

FN(XIN, .. , XKNJ,

где XnXKIХш XKN - переменные

из множества XI-XK.

Запись значений переменных Xi-Хк в узел 19 памяти для всех функций FI, входящих в р, осуществляется по адресам, записанным в узле 20: код FI, код NXI.

После завершения процесса записи кодов переменных Xr-Хк, входящих в НЛФ р, устройство переключается в режим вычисления значений НЛФ. Процесс вычисления НЛФ Z р (Fi. ... FS ), где S - общее число НЛФ FI. входящих в Z, состоит из четырех этапов: чтение переменных Хц, вхо- 0 дящих в НЛФ FJ 0 1. 2Т..., S), вычисление переменных FJ,вычисление значения 2 у)

(FiFs), выдача полученного значения Z

во внешнюю ЦВМ.

По сигналу, поступающему через вход- 5 выход 3, триггер 33 устанавливается в 1, счетчик 30 - в О. Триггер 33 выдает разрешающий сигнал на один из входов элемента 35 сравнения и импульсы с генератора 34 тактовых импульсов начинают поступать на счетный вход счетчика 30. Управление процессом чтения переменных Xij и процессом вычисления значений FJ и Z осуществляется с помощью кодов, записанных в узлах 31 и 32 постоянной памяти.

Чтение переменных происходит следующим образом.

Из узла 20 происходит чтение значения (AN, Ар) управляющей команды, которая поступает в регистр 17. Из регистра 17 значе5

0

5

0

5

0

5

ние AN поступает в блок 6, а значение Ар - на соответствующий вход коммутатора 7. Чтение значения X|i происходит по адресу AN. поступающему с выхода регистра 17 на адресный вход узла 19. Затем происходит запись Xij из узла 19 в регистр 16, а затем перезапись этого числа из регистра 16 в соответствующий регистр 10, выбранный дешифратором 9. Процесс чтения переменных Хц, осуществляется последователь-

но для всех переменных Xij, 1 1, 2Kj, где

Kj - число переменных, входящих в FJ.

После считывания всех значений NXI из узла 19 соответствующих функции FI начинается вычисление НЛФ FI. Это происходит в блоке 6. Процесс гибридного непрерывно- логического преобразователя FI (XiХк)

осуществляется на элементах 11 сравнения и коммутаторах 12, которые формируют коды

переменных XiХк , а затем, на элементах

13 сравнения происходит определение кода двоичного вектора /. Вектор/ поступает на адресный вход узла 18 памяти, туда же поступает код функции FI через коммутатор 7. Для этого узел 31 постоянной памяти выда- ет сигнал чтения FI на адресный вход Ар узла 18, с которого происходит чтение строки таблицы истинности, которая соответствует данной ситуации расположения переменных Xi-X«.

S - разрядный код а, считанный с узла 18, поступает на входы регистра 15. Этот, код является адресом at для выбора требуемой переменной Xi. Выбранная переменная, которая является результатом вычисления НЛФ FI (Xi-Хк) - xi, поступает в узел 19. Далее осуществляется последовательное вычисление Fi, F2FN, входящих

в #(FiFN), и все результаты вычислений

записываются в узел 19. Затем происходит вычисление самой функции р, где значения FI рассматриваются уже как переменные. Результат вычислений записывается в регистр 27.

Формула изобретения

1. Устройство для вычисления непрерывно-логических функций, содержащее коммутатор, блок буферной памяти и блок управления, отличающееся тем, что, с целью увеличения быстродействия и рас- ширения функциональных возможностей устройства путем вычисления функций гибридной логики, которые могут быть разрывными, оно содержит блок ввода-вывода и блок вычислений порогового оператора, причем информационный вход, информационный и управляющие входы-выходы устройства подключены соответственно к первому информационному входу, к информационному входу-выходу и к первому управляющему входу-выходу блока ввода- вывода, первый выход блока ввода-вывода и первый выход коммутатора подключены соответственно к информационным входам блока буферной памяти, первый выход которого подключен к первому управляющему входу коммутатора, второй выход блока ввода-вывода, второй выход коммутатора, первый выход блока управления, выход блока вычисления порогового оператора и второй выход блока буферной па- мяти подключены соответственно к адресным входам блока буферной памяти, третий выход которого подключен к второму управляющему входу коммутатора и к первому информационному входу блока вычисления порогового оператора, второй выход блока управления и третий выход блока ввода-вывода подключены соответственно к управляющим входам блока буферной памяти, четвертый выход которого подключен к второму информационному входу блока вычисления порогового оператора и к второму информационному входу блока ввода-вывода, второй управляющий вход-выход которого подключен к входу- выходу режима блока управления, третий и четвертый выходы которого подключены соответственно к входам синхронизации коммутатора и блока вычисления порогового оператора, выходы с первого по К-й группы (где К - число аргументов непрерывно-логической функции) блока вычисления порогового оператора подключены соответственно к информационным входам с первого по К-й коммутатора,

2. Устройство по п. 1,отличающее- с я тем, что блок вычисления порогового- оператора содержит дешифратор, группу из К регистров, первую группу из К элементов

К (К - 1

сравнения, вторую группу из - -к- элементов сравнения, К коммутаторов и регистр, причем первый информационный вход блока подключен к информационному входу дешифратора, вход синхронизации блока - к входу синхронизации дешифрато- .ра и к входу записи - считывания регистра, выходы с первого по К-й которого подключе- .ны соответственно к входам записи-считывания регистров с первого по К-й, прямой выход с-го регистра (где с 1К) подключен к первому входу с-го элемента сравнения первой группы и к первому информационному входу с-го коммутатора,- инверсный выход с-го регистра подключен к второму входу с-го элемента сравнения второй группы и к второму информационному входу с-го коммутатора, второй информационный вход блока подключен к информационным входам регистров с первого по К-й, выходы а-го и в-го коммутаторов

(где a, b 1 К и а b) подключены

соответственно к первому и второму входам 1-го элемента сравнения второй группы

К ГК - 1 (где I 1 ) и соответственно к

а-му и b-му выходам группы блока, выходы элементов сравнения с первого по К-й пер

вой группы подключены соответственно к управляющим входам коммутаторов с первого по К-й и соответственно к информационным входам первой группы регистра, выходы элементов сравнения с первого по

Ґ (Y - 1 Л

-й второй группы подключены соответственно к информационным входам второй группы регистра, выход которого подключен к выходу блока.

Изобретение относится к вычислительной технике и моделирующим системам. Цель изобретения - увеличение быстродействия и расширение функциональных возможностей за счет вычисления функций гибридной логики, которые могут быть разрывными. Поставленная цель достигается тем, что устройство содержит блок 1 ввода- вывода, блок 2 управления, блок 6 вычисления порогового оператора, коммутатор 7 и блок 8 памяти. 1 з.л.ф-лы, 5 ил.

5 sФи.1

r-

«S3

iT

M

t

(s

«0

PO

II

- « -o «

N Ч

NA

«41

M

- lr f-. t.

53555

/

-j

} О- 4 4:444

&s

4: |«JQ

«м «5э

w-; 52

V)

I

«Q

to т

5 N

Г

- § 4