Формирователь сигналов Советский патент 1990 года по МПК H04L27/00 

1 . (61) 1292201

(21)4604125/2 -09

(22)09.11.88

(46) 07.10.90. Бюл. № 37

(71)Ленинградский политехнический институт им. М.И.Калинина

(72)И.Л.Косухин и С.В.Макаров

(53)621.394.6(088.8)

(56)Авторское свидетельство СССР № 1292201, кл. Н 04 L 27/00, 1985.

(54)ФОРМИРОВАТЕЛЬ СИГНАЛОВ

(57)Изобретение относится к технике связи. Цель изобретения - снижение пик-фактора формируемой последовательности сигналов. Формирователь сигналов содержит i-р 1 импульсов, счетчик 2, запоминаюи1ие блоки 3, распределитель 4 импульсов, блоки 5

формирования сигналов, фильтры 6 и 8 низких частот, аналоговые перемно-( жители 7 и 9, сумматор 10, г-р 11 гармонического сигнала, фазовращатель 12, регистр 13 задержки, дешифратор 14 и блок 15 логического умножения . Каждый блок 5 состоит из преобразователей 1б кодов, линии 17 задержки, цифрового сумматора 18, параллельного регистра 19 и ЦАП 20. Для снижения пик-фактора формируемой последовательности сигналов используется цепь, состоящая из регистра 3t дешифратора 14, блока 15 логического умножения и регистра-19. С помощью этой цепи осуществляется коррекция выходной последовательности., блока 5 на основе анализа данного информационного символа и п-1 предыдущих. 1 ил.

i

(Л

Изобретение относится к технике связи. Цель изобретения - снижение пик-фактора формируемой последовательности сигналов. Формирователь сигналов содержит г-р 1 импульсов, счетчик 2, запоминающие блоки 3, распределитель 4 импульсов, блоки 5 формирования сигналов, фильтры 6 и 8 низких частот, аналоговые перемножители 7 и 9, сумматор 10, г-р 11 гармонического сигнала, фазовращатель 12, регистр 13 задержки, дешифратор 14 и блок 15 логического умножения. Каждый блок 5 состоит из преобразователей 16 кодов, линии 17 задержки, цифрового сумматора 18, параллельного регистра 19 и ЦАП 20. Для снижения пик-фактора формируемой последовательности сигналов используется цепь, состоящая из регистра 13, дешифратора 14, блока 15 логического умножения и регистра 19. С помощью этой цепи осуществляется коррекция выходной последовательности блока 5 на основе анализа данного информационного символа и N-1 предыдущих. 1 ил.

СЛ

;о эо

тнЛ.

ЭО

Ду/б

Изобретение относится к техни ке связи, может использоваться для формирования ограниченных по спектру сигналов с уменьшенным значением пик-фактора и является усовершенствованием изобретения по авт. ев № 1292201.

Цель изобретения - снижение пик- Фактора формируемой последовательности сигналов.

На чертеже изображена, структурна электрическая схема формирователя сигналов.

Формирователь сигналов содержит генератор 1 импульсов, счетчик 2, два запоминающих блока 3, распределитель 4 импульсов, два блока 5 формирования сигналов, первый фильтр б низких частот, первый аналоговый перемножитель 7, второй фильтр 8 низких частот, второй аналоговый перемножитель 3, сумматор 10, генератор 11 гармонического сигнала, фазовращатель 12, регистр 13 задержки, дешифратор k, блок 15 логического умножения. Каждый блок 5 состоит из преобразователей 1б кодов, линии 17 задержки, цифрового сумматора 18., параллельного регистра 19 и цифроаналогового преобразователя (ЦАП) 20.

Формирователь работает следующим образом.

На вход устройства поступает последовательность информационных двоич ных символов d|, имеющих длительность t . С выхода генератора 1 импульсов последовательность импульсов с частотой

f 1 N/T ,

где N - число выборочных- значений на длительности Т.;

TC - длительность сигнала;

/It - интервал дискретизации, поступает на вход счетчика 2, на первые входы блоков 5 формирования сигналов и на первый вход блока 15 логического умножения.

Выходы 1,2,...,р счетчика 2 подключены к управляющим входам запоминающих блоков 3. При помощи управляющих последовательностей с выходов этого счетчика осуществляется последовательное считывание из ЗУ 1-разрядных двоичных кодовых слов, соответствующих (вантованным по амплиту- де отсчетным значениям Aj(k4t) и

Aj.() низкочастотных квадратурных составляющих Ac(t), (t) формируемого сигнала S(t) вида

S(t) A(t)cos(Wot - c(t) Ac(t)cost4,t + A(t),

10 где ш - несущая частота сигнала.

Максимальная частота изменения младшего разряда на р-м выходе счетчика 2 равна 1/1, Выходные 1 разрядов запоминающих, блоков 3

15 подключены к вторым 1 входам соответствующего блока 5 формирования сигналов, на третьи п входов которого поступают импульсы с выхода распределителя k импульсов.

0 В каждом блоке 5 продвижение кодовых слов, поступающих на первые 1 входов линии 17 задержки с выходов запоминающих блоков 3, осуществляется с частотой fa, поступающей на вто5 рой вход линии задержки. Для обеспечения перекрытия сигналов во времени через каждые mi-разрядных ячеек ЦИФРОВОЙ линий 17 задержки сделаны отводы. Время задержки

0 m(f(in : N) между ними равно длительности информационного символа €, Отводы линии 17 задержки подключены к первым 1 входам преобразователя 1б, . на вторые входы которых с выходов

распределителя А поступают импульсы длительностью Т, соответствующие информационным символам.

Первый вход распределителя 4 явля0 ется входом формирователя сигналов, на который поступает последователь - ность информационных символов, а второй вход распределителя 4 подключен к k-разряду счетчика 2, имеющему час5 тоту изменения f 1/-, При этом последовательность импульсов с выхода k счетчика 2 управляет работой распределителя 4 таким образом, что на п выходах распределителя Ц происходит

0 последовательно во времени с частотой f формипование импульсов длительностью TC п И, соответствующих входным информационным символам. Так, напряжение на первом выходе распределителя

ч соответствует 1-му информационному символу, на втором выходе - символу, и т.д. Выходы распределителя 4 соединены с вторыми входами п преобразователей 16.

На первый из преобразователей 16 поступают 1-разрялные кодовые слова непосредственно с выхолов запоминающего блока 31 а на остальные - с отводов линии 17 задержки. В зависимости от значения напряжения на входе преобразователя 1б кодовые слова с первого входа преобразователя 16 передаются на выход либо без изменения, либо в преобразователе кода берется дополнение от значения кода, что приводит к изменению знака всех выборочных значений ) ), соответствующих информационному символу на интервале времени Т.

Таким образом, формирование последовательности кодовых слов первого сигнала длительностью Т(,, соответствующего первому информационному символу, происходит на 1 выходах первого преобразователя 16, соединенных с первым 1-разрядным входом цифрового сумматора 18, формирование последовательности кодовых слов второго сигнала - на выходах второго преобразователя 16 кодов, соединенных с вторым 1-разрядным входом цифрового сумматора 18 со сдвигом на время Г, и так до п-го сигнала. Через интервал времени пС TC счетчик 7. установится в исходное состояние и формирование последовательности кодовых слов, соответствующих n+l информационному символу, появляющемуся на первом выходе распределителя , начинается вновь на выходе первого преобразователя 16 кодов. Следовательно, на интервале формирования Tj каждого си|- нала на входах цифрового сумматора 18 присутствуют кодовые слова от (n-l)-ro предыдущего и (n-l)-ro последующего сигналов.

Для снижения пик-фактора формируемой последовательности сигналов введена дополнительная цепь: регистр 13 дешифратор 1 А, блок 15 логического умножения и параллельный регистр 19. Назначение этой цепи состоит в том, чтобы наличие на данном интервале времени k ), (k+1)C существенного превышения амплитуды A(t) формируемого сигнала над средним значением амплитуды всей последовательности сигналов осуществило коррекцию значений A(t). При этом предполагается анализ передаваемой комбинации информационных символов (предыдущих (п-1) го и данного символов) и в зависи

мости от вида этой комбинации коррекция амплитуды сигнала. Для этого на первый вход регистра 13 задержки подается последовательность информационных символов d, а второй вход пбд- ключен к k-разряду счетчика 2, имеющему частоту изменения f f l. Этот регистр осуществляет задержку входной информации на время (2k - - 1) С/2, где k 1,2,...,п. Выходы регистра 13 подключены к входам дешифратора 14, который в зависимости от вида комбинации данного и (п-1)

предыдущих информационных символов вырабатывает напряжение логического нуля или единицы, причем напряжение логической единицы вырабатывается в те моменты времени, когда происходит смена знака информационной последовательности символов.

Выход де1Ш1фратора 1 подключен к второму входу блока 15 логического умножения, на первый вход которого

подается последовательность импульсов с генератора 1 с частотой следования fo. На выходе блока 15 формируется группа импульсов с частотой следования импульсов внутри группы fa И длительностью группы . Начало этих групп импульсов синхронизировано с моментом смены знака информационных символов.Выход блока 15 логического умножения подключен к управляющему входу параллельного регистра 19. При наличии на этих входах группы импульсов происходит продвижение кодовых слов, считываемых с цифрового сумматора 18 через параллельные регистры 19 на входы ЦАП 20. При отсутствии групп импульсов на управляющем входе параллельного регистра 19 продвижение кодовых слов, соответствующих суперпозиции отсчетных значеНИИ амплитуд символов, не происходит и на выходе ЦАП 20 формируется постоянное напряжение. Выход ЦАП 20 является выходом блока 5 формирования сигналов. Таким образом, осуществляется коррекция выходной последовательности блока 5 на основе анализа данного информационного символа и (п-1) предыдущих с целью снижения пик-фактора.

Непрерывное напряжение восстанавливается из ступенчато-изменяющихся при помощи фильтров 6 и 8. Далее происходит перенос спектра сигналов в область частоты Ыо путем умноже

ния квадратурных составляющих на cosw.t и sinw.t (аналоговые перемножители 7 и 3-) с последующим аналоговым суммированием на сумматоре 10. Колебания частоты о/, поступаю на аналоговые перемножители 7 и 9 с генератора 11, причем на один из аналоговых перемножителей (9) это .колебание подается через фазовращатель 12, который осуществляет поворот фазы колебания.на Г/2. Выход .сумматора 10 является выходом формирователя сигналов.

Фор

мула изобретения

N- , сигналов по авт.Ьв. N 1 92201, отличающийся тем, что, с целью снижения пик-фак159Й198

0

тора формируемой последовательности сигналов, введены последовательно соединенные регистр задержки, дешифратор и блок логического умножения а в каждом блоке формирования сигналов выходы цифрового сумматора соединены с входами цифроаналогового преобразователя через введенный параллельный регистр, управляющий вход

блокГГ четвертым входом блока формирования сигналов и соединен с выходом блока логического умножения, ВТОРОЙ вход КОТОРОГО соединен с выходом генератора импульсов первь,и вход регистра задержки сое Дине.н с соответствую1.,им выходом

° ° ° входом Формирователя сигналов